[论文解读] The impact of classical electronics constraints on a solid-state logical qubit memory

James E. Levy, Anand Ganti+6 more|ArXiv.org|Mar 31, 2009

Quantum Computing Algorithms and Architecture参考文献 21被引用 3

一句话总结

本论文提出了一种在硅双量子点架构中实现容错逻辑量子比特存储的方案，考虑了经典电子学和原生门操作的现实约束。尽管调度限制导致的空闲时间惩罚会抵消纠错效果，若无额外抑制措施，但动态解耦（DD）的集成可降低空闲时间引起的错误，使退相干噪声下的错误阈值达到 $5.5 \times 10^{-5}$，偏置噪声下为 $2.0 \times 10^{-5}$，即使时钟周期为 30 ns。

ABSTRACT

We describe a fault-tolerant memory for an error-corrected logical qubit based on silicon double quantum dot physical qubits. Our design accounts for constraints imposed by supporting classical electronics. A significant consequence of the constraints is to add error-prone idle steps for the physical qubits. Even using a schedule with provably minimum idle time, for our noise model and choice of error-correction code, we find that these additional idles negate any benefits of error correction. Using additional qubit operations, we can greatly suppress idle-induced errors, making error correction beneficial, provided the qubit operations achieve an error rate less than $2 imes 10^{-5}$. We discuss other consequences of these constraints such as error-correction code choice and physical qubit operation speed. While our analysis is specific to this memory architecture, the methods we develop are general enough to apply to other architectures as well.

研究动机与目标

• 设计一种容错逻辑量子比特存储架构，以考虑固态量子比特中经典控制电子学和原生门集的现实约束。
• 研究由电子学引起的空闲时间惩罚如何影响在受CMOS集成和布线限制的物理量子比特布局中量子纠错的可行性。
• 评估纠错策略（尤其是动态解耦，DD）在硬件施加的调度约束下抑制空闲时间引起的错误的有效性。
• 在现实硬件假设下（包括门错误率和时钟周期限制），确定容错运行的错误阈值。
• 提供一种通用方法，用于在实际架构约束下优化纠错调度并选择纠错码。

提出的方法

• 采用Bacon-Shor码（BS9）作为适用于受限量子比特布局和有限互连性的本地、几何兼容纠错码。
• 基于原生门集（包括 $X_{\pi/2}$、$Z_{\pi/2}$、CPHASE 和恒等门）开发容错纠错程序，并在电子学约束下明确调度。
• 定义了一项称为“错误阈值”的性能指标，用于量化在逻辑错误率低于物理错误率时的最大物理错误率。
• 通过启发式方法优化调度，以在尊重低温恒温器各阶段之间串扰和信号带宽限制的前提下最小化空闲时间，从而降低空闲惩罚。
• 在空闲期间应用动态解耦（DD）脉冲——特别是 $X$-idle-$X$-idle 序列——以抑制退相干，使有效空闲错误率降低 2000 倍。
• 采用包含去极化噪声和偏置噪声的噪声模型，误差率基于 $T_2/T_2^*$ 比值推导，以评估在现实退相干条件下的性能。

实验结果

研究问题

• RQ1 当受限于经典电子学和有限门操作时，量子纠错在固态逻辑量子比特存储中是否仍具优势？
• RQ2 由电子学调度引入的空闲时间惩罚如何影响物理量子比特架构中纠错的有效性？
• RQ3 在硬件约束下，动态解耦（DD）在多大程度上可抑制空闲时间引起的错误并恢复纠错优势？
• RQ4 在现实门错误率和时钟周期下，容错逻辑量子比特存储可实现的错误阈值是多少？
• RQ5 CMOS集成低温系统中的布局和布线约束如何影响纠错码和门调度的选择？

主要发现

• 若无动态解耦（DD），由电子学调度引起的空闲时间惩罚会使纠错失效，即使采用理论上最优的调度，30 ns 时钟周期下也不存在错误阈值。
• 应用 $X$-idle-$X$-idle DD 脉冲使有效空闲错误率降低 2000 倍（$T_2/T_2^* = 60\,\text{ms}/3\,\mu\text{s}$），实现显著的错误抑制。
• 在引入 DD 后，该架构在 30 ns 时钟周期下，对去极化噪声模型的错误阈值达到 $5.5 \times 10^{-5}$，对偏置噪声模型为 $2.0 \times 10^{-5}$。
• 当且仅当使用 DD 抑制空闲噪声时，纠错才具有优势，此时所需的门错误率低于 $2 \times 10^{-5}$。
• 为 DD 增加 104 个额外的 $X$ 门会增加门计数，但对实现可行的错误阈值至关重要，凸显了门开销与错误抑制之间的权衡。
• 结果表明，由于 DD 和调度约束带来的额外门开销，该现实架构的错误阈值约为更抽象模型的二十倍。