[论文解读] The Topological Processor for the future ATLAS Level-1 Trigger: from design to commissioning

E. Simioni|arXiv (Cornell University)|Jun 17, 2014

Particle Detector Development and Performance参考文献 1被引用 4

一句话总结

该论文介绍了ATLAS实验L1触发升级中L1Topo拓扑处理器的设计、原型制作与测试，实现了利用高速光链路（最高速率达12.8 Gb/s）和基于FPGA的算法进行实时拓扑事件选择。系统在12.8 Gb/s速率下实现了无误码传输，误码率≤10⁻¹⁶，并通过眼图和浴缸曲线图验证了信号完整性，确保未来在更高亮度运行的LHC中实现低延迟、高带宽处理。

ABSTRACT

The ATLAS detector at LHC will require a Trigger system to efficiently select events down to a manageable event storage rate of about 400 Hz. By 2015 the LHC instantaneous luminosity will be increased up to 3 x 10^34 cm-2s-1, this represents an unprecedented challenge faced by the ATLAS Trigger system. To cope with the higher event rate and efficiently select relevant events from a physics point of view, a new element will be included in the Level-1 Trigger scheme after 2015: the Topological Processor (L1Topo). The L1Topo system, currently developed at CERN, will consist initially of an ATCA crate and two L1Topo modules. A high density opto-electroconverter (AVAGO miniPOD) drives up to 1.6 Tb/s of data from the calorimeter and muon detectors into two high-end FPGA (Virtex7-690), to be processed in about 200 ns. The design has been optimized to guarantee excellent signal in- tegrity of the high-speed links and low latency data transmission on the Real Time Data Path (RTDP). The L1Topo receives data in a standalone protocol from the calorimeters and muon detectors to be processed into several VHDL topological algorithms. Those algorithms perform geometrical cuts, correlations and calculate complex observables such as the invariant mass. The output of such topological cuts is sent to the Central Trigger Processor. This talk focuses on the relevant high-density design characteristic of L1Topo, which allows several hundreds optical links to processed (up to 13 Gb/s each) using ordinary PCB material. Relevant test results performed on the L1Topo prototypes to characterize the high-speed links latency (eye diagram, bit error rate, margin analysis) and the logic resource utilization of the algorithms are discussed.

研究动机与目标

• 通过提升L1触发系统拒绝非物理事件的能力，应对LHC在更高亮度（3×10³⁴ cm⁻²s⁻¹）下背景率上升的挑战。
• 开发新型系统组件L1Topo，利用量能器和μ子探测器提供的详细空间与动量信息，在L1阶段实施拓扑裁剪。
• 通过AVAGO miniPOD转换器和高端FPGA（Virtex7-690）实现高达1.6 Tb/s的高速光传输，确保在200 ns延迟内完成数据处理。
• 通过优化PCB设计和高密度互连，确保实时数据通路（RTDP）中信号完整性与低延迟。
• 通过原型测试验证系统性能，包括眼图、误码率（BER）分析和功耗测量。

提出的方法

• 基于ATCA机箱构建拓扑处理器（L1Topo），采用两片Virtex7-690 FPGA，通过高速光链路接收来自量能器和μ子探测器的数据。
• 使用AVAGO miniPOD光电转换器处理高达1.6 Tb/s的数据，单链路支持最高速率达13 Gb/s，适用于标准PCB材料。
• 设计并测试高速背板链路，采用统计眼图和浴缸曲线图评估信号完整性与余量。
• 开发并部署基于VHDL的拓扑算法，对触发对象执行几何裁剪、关联分析和不变质量计算。
• 通过新型CMX模块将L1Topo与升级后的L1Calo和L1Muon系统集成，取代旧式CMM模块，提升数据处理能力。
• 开展全面测试，包括环回测量、BER分析、功耗监控以及与L1Muon和L1Calo系统的实际接口测试。

实验结果

研究问题

• RQ1 如何将拓扑事件选择集成到ATLAS L1触发中，以降低背景率，同时不提高能量阈值？
• RQ2 在高密度环境中，采用何种高速数据传输技术可确保在标准PCB上以12.8 Gb/s速率实现低延迟、无误码通信？
• RQ3 在实际运行条件下，L1Topo系统可实现的信号完整性指标（眼图、浴缸曲线图、BER）为何种水平？
• RQ4 L1Topo系统如何在处理高带宽数据流的复杂拓扑算法时，仍保持≤200 ns的低延迟？
• RQ5 为支持L1Topo的高性能FPGA和光I/O子系统，需要采取何种功耗与热管理策略？

主要发现

• L1Topo原型在长达测试周期内实现了12.8 Gb/s速率下的无误码传输，误码率（BER）≤10⁻¹⁶。
• 统计浴缸曲线图显示，L1Muon链路在6.4 Gb/s速率下平均眼图张开度为30%，L1Calo链路为55%，表明信号完整性良好。
• 眼图确认所有高速链路的信号质量稳定，24小时传输测试中未发现任何误码。
• 功耗测量结果在电源能力范围内，经稳压器升级后，电压纹波降低至10 mV以下。
• L1Topo系统通过光分路器成功与L1Muon系统集成，在6.4 Gb/s速率下实现无误码传输，BER ≤4×10⁻¹⁶。
• 最终生产模块计划于2014年安装，系统调试工作于年底完成。