[论文解读] Threshold Estimate for Fault Tolerant Quantum Computation

Christof Zalka|ArXiv.org|Dec 8, 1996

Quantum Computing Algorithms and Architecture参考文献 2被引用 40

一句话总结

本文使用嵌套的7量子比特码和去极化通道错误模型，估算容错量子计算的精度阈值。通过计算机模拟和解析估计，发现门错误的阈值约为 $\epsilon \approx 10^{-3}$，而存储错误的阈值更低，约为 $\epsilon \approx 10^{-4}$，表明在当前门保真度下容错计算是可行的。

ABSTRACT

I make a rough estimate of the accuracy threshold for fault tolerant quantum computing with concatenated codes. First I consider only gate errors and use the depolarizing channel error model. I will follow P.Shor (quant-ph/9505011) for fault tolerant error correction (FTEC) and the fault tolerant implementation of elementary operations on states encoded by the 7-qubit code. A simple computer simulation suggests a threshold for gate errors of the order ε\approx 10^{-3} or better. I also give a simple argument that the threshold for memory errors is about 10 times smaller, thus ε\approx 10^{-4}.

研究动机与目标

• 在现实错误模型下估算容错量子计算的精度阈值。
• 评估使用7量子比特码和嵌套编码方案的容错错误校正（FTEC）性能。
• 确定仍能实现可靠量子计算的最大可容忍门错误率。
• 评估存储错误对整体阈值的影响，将其与门错误区分开来。
• 为物理量子计算实现中的门保真度提供实用基准。

提出的方法

• 采用去极化通道模型，每个量子比特在每次门操作中以相等概率 $\frac{1}{3}\epsilon$ 发生比特翻转、相位翻转或联合错误。
• 基于Shor协议实施容错错误校正（FTEC）程序，包括通过辅助量子比特进行的综合征测量，以及使用7量子比特码进行错误检测。
• 对单个编码量子比特执行重复的1量子比特操作进行计算机模拟，以估算编码能降低错误率的阈值。
• 分析FTEC步骤中的错误传播，计算由门错误和辅助量子比特错误引起的综合征位错误和码字错误的概率。
• 通过组合综合征测量和错误校正步骤的错误概率，估算阈值，并将结果扩展到完整的FTEC周期。
• 使用简化的解析模型，在关于并行性和退相干速率的假设下，估算存储错误的阈值。

实验结果

研究问题

• RQ1 使用7量子比特码和嵌套编码时，容错量子计算仍可行的最大门错误率 $\epsilon$ 是多少？
• RQ2 存储错误的阈值与门错误的阈值相比如何？造成这种差异的因素有哪些？
• RQ3 像去极化通道这样的简单错误模型能否准确预测容错运行的阈值？
• RQ4 在错误率增加的情况下，基本门（如Hadamard门、XOR门）的容错实现能在多大程度上保持稳定？
• RQ5 在综合征测量和校正过程中，错误传播机制如何影响整体阈值？

主要发现

• 模拟结果表明，门错误的阈值约为 $\epsilon \approx 10^{-3}$，表明门保真度超过99.9%即可实现容错。
• 存储错误的阈值估计约为10倍更低，即 $\epsilon \approx 10^{-4}$，这是由于空闲量子比特对退相干更敏感所致。
• 分析证实，每种错误类型（比特翻转、相位翻转、联合错误）以相等概率发生的错误模型，可得出一致且物理解释合理的阈值估计。
• 该阈值对综合征测量过程中的错误传播具有鲁棒性，综合征位和码字的错误率共同导致总有效错误率量级为 $\epsilon$。
• 模拟结果与解析估计一致，验证了阈值量级 $\epsilon \approx 10^{-3}$ 的合理性。
• 研究表明，即使阈值保持不变，使用更长的码和更高层级的嵌套编码，仍可进一步提升容错能力。