[论文解读] Top-Down Transaction-Level Design with TL-Verilog

Steven F. Hoover, Ahmed Salman|arXiv (Cornell University)|Nov 5, 2018

Embedded Systems Design Techniques参考文献 2被引用 7

一句话总结

本文提出 TL-Verilog，作为 SystemVerilog 的扩展，通过将数据流建模为事务（如指令或数据包）在流水线和队列中的传输，实现自顶向下的事务级设计。它允许将组合逻辑嵌入这些流中，从而实现早期验证和性能分析，并通过在关键位置战略性地放置逻辑，将设计精炼为高质量的 RTL，该方法通过可重用组件库和一个案例研究微架构得到验证。

ABSTRACT

Transaction-Level Verilog (TL-Verilog) is an emerging extension to SystemVerilog that supports a new design methodology, called transaction-level design. A transaction, in this methodology, is an entity that moves through structures like pipelines, arbiters, and queues, A transaction might be a machine instruction, a flit of a packet, or a memory read/write. Transaction logic, like packet header decode or instruction execution, that operates on the transaction can be placed anywhere along the transaction's flow. Tools produce the logic to carry signals through their flows to stitch the transaction logic. We implemented a small library of TL-Verilog flow components, and we illustrate the use of these components in a top-down design methodology. We construct a hypothetical microarchitecture simply by instantiating components. Within the flows created by these components, we add combinational transaction logic, enabling verification activities and performance evaluation to begin. We then refine the model by positioning the transaction logic within its flow to produce a high-quality register-transfer-level (RTL) implementation.

研究动机与目标

• 为解决传统自底向上 RTL 设计中存在的复杂性和低效性，提出一种自顶向下的设计方法。
• 在架构设计阶段实现早期验证和性能评估。
• 通过结构化、基于流的设计方法，缩小高层架构建模与最终 RTL 实现之间的差距。
• 提供一组可重用的事务流组件，用于实际微架构构建。
• 通过迭代精炼证明，使用 TL-Verilog 的事务级设计可支持高质量 RTL 的生成。

提出的方法

• 扩展 SystemVerilog，引入 TL-Verilog，定义用于建模指令或数据包等数据单元的事务类型。
• 使用流组件（如流水线、仲裁器、队列）来组织事务在设计中的流动。
• 将组合事务逻辑（如头文件解码或指令执行）嵌入流路径中。
• 利用工具自动生成连接流组件间事务逻辑所需的控制和数据通路逻辑。
• 通过实例化流组件并在流中的关键位置放置逻辑，构建微架构。
• 通过在流中重新定位逻辑来精炼初始模型，从而实现优化的高质量 RTL。

实验结果

研究问题

• RQ1 自顶向下的事务级设计方法是否能改善硬件设计中的早期验证和性能分析？
• RQ2 如何有效组合并放置事务逻辑于数据流结构中，以同时支持验证和 RTL 综合？
• RQ3 可重用的流组件库在多大程度上能简化微架构的构建？
• RQ4 TL-Verilog 方法是否能实现从高层设计到高质量 RTL 实现的平滑过渡？
• RQ5 在设计过程中将事务流与逻辑放置分离，其实际优势是什么？

主要发现

• TL-Verilog 方法通过在最终 RTL 实现之前将事务逻辑插入流路径，实现了早期验证和性能评估。
• 使用流水线和队列等流组件，通过模块化实例化，简化了复杂微架构的构建。
• 工具可自动生成信号通过流所需的逻辑，显著降低了手动设计的开销。
• 通过在流中战略性地放置逻辑来精炼模型，可获得高质量的寄存器传输级（RTL）实现。
• 该方法通过迭代精炼，展示了从高层事务建模到高效、优化的 RTL 的可行路径。
• 本文提出了一套可工作的 TL-Verilog 组件库，并通过一个完整的微架构案例研究验证了该方法的有效性。