[论文解读] Ultra-High Density, High-Performance and Energy-Efficient All Spin Logic

Mrigank Sharad, Karthik Yogendra+3 more|arXiv (Cornell University)|Aug 10, 2013

Semiconductor materials and devices参考文献 20被引用 4

一句话总结

本文提出了一种全流水线化、3D堆叠的全自旋逻辑（ASL）架构，利用纳米磁体的非易失性和低电压操作特性，实现超高的密度、高性能和能效。通过使用漏电流晶体管进行时钟信号控制，并利用电荷流与自旋流路径之间的隔离，该设计消除了CMOS的开销，使性能和能效达到与CMOS相当的水平，同时在3D集成中展现出显著的密度优势。

ABSTRACT

All Spin Logic gates employ multiple nano-magnets interacting through spin-torque using non-magnetic channels. Compactness, non-volatility and ultra-low voltage operation are some of the attractive features of ASL, while, low switching-speed (of nano-magnets as compared to CMOS gates) and static-power dissipation can be identified as the major bottlenecks. In this work we explore design techniques that leverage the specific device characteristics of ASL to overcome the inefficiencies and to enhance the merits of this technology, for a given set of device parameters. We exploit the non-volatility of nano-magnets to model fully-pipelined ASL that can achieve higher performance. Clocking of power supply in pipelined ASL would require CMOS transistors that may consume significantly large voltage headroom and area, as compared to the nano-magnets. We show that the use of leaky transistors can significantly mitigate such bottlenecks, without sacrificing energy-efficiency and robustness. Exploiting the inherent isolation between the biasing charge current and spin-current paths in ASL, we propose to stack multiple ASL metal layers, leading to ultra-high-density and energy-efficient 3-D computation blocks. Results for the design of an FIR filter show that ASL can achieve performance and power consumption comparable to CMOS while the ultra-high-density of ASL can be projected as its main advantage over CMOS.

研究动机与目标

• 解决全自旋逻辑（ASL）器件中开关速度低和静态功耗高的瓶颈问题。
• 利用ASL中纳米磁体的非易失性特性，实现高性能、高能效的计算。
• 通过用漏电流晶体管替代流水线ASL中的CMOS时钟电路，减少面积和电压余量开销。
• 通过堆叠多层ASL金属层，实现超高的3D计算模块密度。
• 通过实际应用（如FIR滤波器）展示ASL相对于CMOS的可行性与优势。

提出的方法

• 设计一种全流水线化的ASL架构，利用纳米磁体的非易失性以提升性能。
• 用漏电流晶体管替代传统的CMOS晶体管作为时钟控制元件，以最小化电压余量和面积开销。
• 利用ASL中电荷流与自旋流路径之间的天然隔离特性，实现多层金属层的垂直堆叠。
• 通过ASL模块的3D集成，实现超高的密度和能效。
• 通过实现一个有限冲激响应（FIR）滤波器作为基准应用，验证设计的有效性。
• 在真实器件参数下分析性能、功耗与面积之间的权衡，以评估其可扩展性和能效。

实验结果

研究问题

• RQ1 在全自旋逻辑中采用流水线技术是否能够缓解纳米磁体的低开关速度问题，同时保持能效？
• RQ2 漏电流晶体管是否能够有效替代ASL中的CMOS晶体管作为时钟控制元件，而不降低能效或鲁棒性？
• RQ3 ASL层的垂直堆叠在多大程度上能够提升密度和性能，同时保持电流路径之间的隔离？
• RQ4 在实际数字电路（如FIR滤波器）中，ASL的性能和功耗与CMOS相比如何？
• RQ5 3D堆叠ASL相对于传统CMOS技术的密度优势预期有多大？

主要发现

• 使用漏电流晶体管进行时钟控制相比传统CMOS，显著降低了电压余量和面积开销，且未牺牲能效或鲁棒性。
• 在ASL中引入流水线技术，通过利用纳米磁体的非易失性状态，可在时钟周期间保持数据完整性，从而实现更高性能。
• 由于电荷流与自旋流路径之间存在天然隔离，多层ASL金属层的垂直堆叠可实现超高的3D计算模块密度。
• 基于ASL的FIR滤波器在性能和功耗方面与CMOS相当，验证了其在高性能、低功耗应用中的可行性。
• 该设计在密度方面相比CMOS展现出显著的超高压缩优势，使ASL成为未来纳米级计算的有前途替代方案。
• 结果表明，当结合智能电路级技术时，ASL能够有效克服纳米磁体开关速度慢和静态功耗高的关键限制。