[论文解读] Ultra-low Energy, High-Performance Dynamic Resistive Threshold Logic

Mrigank Sharad, Deliang Fan+1 more|arXiv (Cornell University)|Aug 8, 2013

Advanced Memory and Neural Computing参考文献 15被引用 5

一句话总结

该论文提出了一种新型的超低功耗、高性能计算架构——动态阻性阈值逻辑（DRTL），利用非易失性阻性存储器实现阈值逻辑门中的权重和阈值。通过将阻性存储器用于逻辑权重，并结合动态CMOS锁存器进行比较运算，DRTL在能量延迟积方面相比传统的LUT型CMOS FPGA降低了两个多数量级，从而实现了高速、流水线化、可重构的逻辑模块，并具备能效高效的互连结构。

ABSTRACT

We propose dynamic resistive threshold-logic (DRTL) design based on non-volatile resistive memory. A threshold logic gate (TLG) performs summation of multiple inputs multiplied by a fixed set of weights and compares the sum with a threshold. DRTL employs resistive memory elements to implement the weights and the thresholds, while a compact dynamic CMOS latch is used for the comparison operation. The resulting DRTL gate acts as a low-power, configurable dynamic logic unit and can be used to build fully pipelined, high-performance programmable computing blocks. Multiple stages in such a DRTL design can be connected using energy-efficient low swing programmable interconnect networks based on resistive switches. Owing to memory-based compact logic and interconnect design and highspeed dynamic-pipelined operation, DRTL can achieve more than two orders of magnitude improvement in energy-delay product as compared to look-up table based CMOS FPGA.

研究动机与目标

• 解决传统CMOS架构FPGA在可重构计算中功耗和面积开销过高的问题。
• 开发一种适用于功耗受限和高吞吐量应用的低功耗、高性能逻辑架构。
• 利用非易失性阻性存储器实现动态、可重构的逻辑操作，同时静态功耗极低。
• 通过紧凑的基于存储器的逻辑与互连结构，实现可扩展的流水线计算模块。

提出的方法

• DRTL利用阻性存储元件实现阈值逻辑门，用于存储固定的权重和阈值。
• 动态CMOS锁存器执行加权和与阈值之间的比较运算。
• 多个DRTL级通过基于阻性开关的低摆幅、可编程互连网络相互连接。
• 该设计支持全流水线操作，实现高性能运行，同时延迟和功耗开销极小。
• 该架构采用紧凑的非易失性存储元件替代传统CMOS逻辑模块，显著降低面积与功耗。
• 系统通过可编程阻性存储器实现可重构性，支持动态逻辑重构且无需断电。

实验结果

研究问题

• RQ1 阻性存储器能否有效用于实现超低功耗的动态阈值逻辑？
• RQ2 与传统的LUT型CMOS FPGA相比，DRTL在能量延迟积和性能方面表现如何？
• RQ3 基于阻性存储器的逻辑与互连结构能否支持可重构计算系统中的高速、流水线操作？
• RQ4 基于存储器的逻辑架构在可扩展性和可重构性方面具有多大潜力？
• RQ5 将存储器与逻辑集成，能否使能量延迟积降低两个多数量级以上？

主要发现

• 与基于查找表（LUT）的CMOS FPGA相比，DRTL在能量延迟积方面实现了两个多数量级的提升。
• 利用非易失性阻性存储器存储权重和阈值，可实现持久的逻辑配置，且静态功耗为零。
• 动态CMOS锁存器确保了高速比较运算，支持逻辑功能的流水线执行。
• 低摆幅、基于阻性开关的互连结构实现了DRTL级之间的能效通信。
• 紧凑的基于存储器的设计在保持高性能的同时，显著降低了面积与功耗。
• 该架构支持全流水线化、可重构的计算模块，适用于高吞吐量应用场景。