[论文解读] Understanding RowHammer Under Reduced Wordline Voltage: An Experimental Study Using Real DRAM Devices

A. Giray Yağlıkçı, Haocong Luo+8 more|arXiv (Cornell University)|Jun 20, 2022

Semiconductor materials and devices被引用 6

一句话总结

本论文通过实验表明，在真实DDR4 DRAM芯片中降低字线电压（$V_{PP}$）可显著减少RowHammer漏洞，平均使引发位翻转所需的激活-预充电周期数增加7.4%（最高达85.8%），并平均降低15.2%的位错误率（最高达66.9%），且对延迟和保持时间的影响极小。研究结果揭示了$V_{PP}$作为无需硬件改动即可调节的参数，用于缓解RowHammer攻击。

ABSTRACT

RowHammer is a circuit-level DRAM vulnerability, where repeatedly activating and precharging a DRAM row, and thus alternating the voltage of a row's wordline between low and high voltage levels, can cause bit flips in physically nearby rows. Recent DRAM chips are more vulnerable to RowHammer: with technology node scaling, the minimum number of activate-precharge cycles to induce a RowHammer bit flip reduces and the RowHammer bit error rate increases. Therefore, it is critical to develop effective and scalable approaches to protect modern DRAM systems against RowHammer. To enable such solutions, it is essential to develop a deeper understanding of the RowHammer vulnerability of modern DRAM chips. However, even though the voltage toggling on a wordline is a key determinant of RowHammer vulnerability, no prior work experimentally demonstrates the effect of wordline voltage (VPP) on the RowHammer vulnerability. Our work closes this gap in understanding. This is the first work to experimentally demonstrate on 272 real DRAM chips that lowering VPP reduces a DRAM chip's RowHammer vulnerability. We show that lowering VPP 1) increases the number of activate-precharge cycles needed to induce a RowHammer bit flip by up to 85.8% with an average of 7.4% across all tested chips and 2) decreases the RowHammer bit error rate by up to 66.9% with an average of 15.2% across all tested chips. At the same time, reducing VPP marginally worsens a DRAM cell's access latency, charge restoration, and data retention time within the guardbands of system-level nominal timing parameters for 208 out of 272 tested chips. We conclude that reducing VPP is a promising strategy for reducing a DRAM chip's RowHammer vulnerability without requiring modifications to DRAM chips.

研究动机与目标

• 探究降低字线电压（$V_{PP}$）对现代DRAM芯片中RowHammer漏洞的影响，因先前研究尚未在实验中单独隔离$V_{PP}$的影响。
• 确定降低$V_{PP}$是否可在不显著降低DRAM可靠性指标（如访问延迟、电荷恢复和数据保持时间）的前提下减少RowHammer位翻转。
• 提供$V_{PP}$对来自多个厂商的多样化DDR4 DRAM芯片中RowHammer行为影响的实证数据，以支持更明智的系统级防御设计。
• 评估通过$V_{PP}$缩放实现非侵入式、芯片无关的缓解策略的可行性，避免对DRAM硬件进行修改。

提出的方法

• 在来自三家主要厂商的272颗真实DDR4 DRAM芯片上开展受控实验，系统性地调节$V_{PP}$，同时将$V_{DD}$保持在标称水平，以隔离其影响。
• 测量在不同$V_{PP}$水平下，所有测试芯片中引发RowHammer位翻转所需的最少激活-预充电周期数（$HC_{first}$）。
• 量化在降低$V_{PP}$条件下，对攻击行重复锤击后的RowHammer位错误率（BER），并与基准$V_{PP}$下的结果进行比较。
• 通过真实芯片和SPICE仿真，评估$V_{PP}$降低对关键DRAM可靠性指标（如行激活延迟、电荷恢复时间及数据保持时间）的影响。
• 分析不同芯片代际和厂商之间的结果，评估一致性，并识别在降低$V_{PP}$下可靠运行的保护裕量。
• 使用统计分析报告所有测试芯片在$HC_{first}$和BER方面平均及最大改进情况，由于大规模实证验证，结果具有高度可信度。

Figure 1: Organization of a typical modern DRAM module.

实验结果

研究问题

• RQ1 降低$V_{PP}$如何影响真实DDR4 DRAM芯片中引发RowHammer位翻转所需的激活-预充电周期数？
• RQ2 降低$V_{PP}$在多样化DRAM芯片中对RowHammer位错误率的降低程度如何？
• RQ3 $V_{PP}$降低对DRAM可靠性指标（如访问延迟、电荷恢复和数据保持时间）有何影响？
• RQ4 能否将$V_{PP}$缩放作为无需DRAM硬件修改的可行、非侵入式缓解策略？
• RQ5 在$V_{PP}$缩放下，RowHammer漏洞降低与性能或可靠性边际退化之间的权衡如何？

主要发现

• 在所有测试的DDR4 DRAM芯片中，降低$V_{PP}$使引发RowHammer位翻转所需的激活-预充电周期数平均增加7.4%，最大提升达85.8%。
• 在所有测试芯片中，降低$V_{PP}$后，RowHammer位错误率（BER）平均降低15.2%，最大降幅达66.9%。
• 在272颗测试芯片中的208颗中，访问延迟、电荷恢复和数据保持时间的边际退化均在标称时序参数的系统级保护裕量范围内。
• SPICE仿真结果证实，降低$V_{PP}$仅导致行激活和电荷恢复出现轻微延迟，且仅略微降低数据保持时间，大多数情况下仍可接受。
• 结果表明，$V_{PP}$缩放是一种可行的非侵入式方法，可在不修改DRAM芯片设计或系统架构的前提下有效降低RowHammer漏洞。
• 本研究提供了实证证据，表明$V_{PP}$是缓解RowHammer的关键可调参数，为系统级防御设计开辟了新的维度。

Figure 2: Our experimental setup based on SoftMC [ 64 , 115 ] .