[论文解读] Variable Block Carry Skip Logic using Reversible Gates
本文提出了一种新型的3×3可逆门族，可实现全加器电路的高效构建，具有零垃圾输出和低量子成本。利用该门，设计了4位进位跳跃加法器和可变块进位跳跃加法器，显著降低了门数和硬件资源消耗，适用于低功耗和量子计算应用。
Reversible circuits have applications in digital signal processing, computer graphics, quantum computation and cryptography. In this paper, a generalized k*k reversible gate family is proposed and a 3*3 gate of the family is discussed. Inverter, AND, OR, NAND, NOR, and EXOR gates can be realized by this gate. Implementation of a full-adder circuit using two such 3*3 gates is given. This full-adder circuit contains only two reversible gates and produces no extra garbage outputs. The proposed full-adder circuit is efficient in terms of gate count, garbage outputs and quantum cost. A 4-bit carry skip adder is designed using this full-adder circuit and a variable block carry skip adder is discussed. Necessary equations required to evaluate these adder are presented.
研究动机与目标
- 设计一种通用的k×k可逆门族，能够实现AND、OR、NAND、NOR和EXOR等基本逻辑门。
- 仅使用两个3×3可逆门构建全加器电路，实现零垃圾输出和最小量子成本。
- 利用所提出的全加器实现4位进位跳跃加法器和可变块进位跳跃加法器，提升可逆计算架构的性能。
- 评估并提出用于块大小、进位传播延迟和整体面积-延迟积的数学方程，以优化加法器设计。
提出的方法
- 提出一种通用的k×k可逆门族，重点分析支持通用逻辑操作的3×3门变体。
- 使用两个3×3可逆门构建全加器，确保无额外垃圾输出，并相比传统设计降低量子成本。
- 将全加器作为基本构建模块，实现4位进位跳跃加法器，利用进位跳跃逻辑减少传播延迟。
- 通过动态调整块大小，将设计扩展为可变块进位跳跃加法器，以平衡延迟与面积的权衡。
- 推导出块大小选择、进位传播延迟和总延迟的关键方程，以优化性能指标。
- 通过理论分析和仿真验证设计，与现有可逆加法器对比门数、垃圾输出和量子成本。
实验结果
研究问题
- RQ1单个3×3可逆门能否高效实现所有基本逻辑门（AND、OR、NAND、NOR、EXOR、非门）？
- RQ2如何仅使用两个可逆门构建全加器，实现零垃圾输出和最小量子成本？
- RQ3使用所提出的可逆全加器时，可变块进位跳跃加法器的最优块大小分布是什么？
- RQ4与传统可逆加法器相比，所提出的加法器在门数、垃圾输出和量子成本方面表现如何？
- RQ5使用所提出设计的可变块进位跳跃加法器，其延迟和面积效率的数学关系由什么决定？
主要发现
- 所提出的3×3可逆门可使用单一门结构高效实现所有基本逻辑门，包括非门、与门、或门、与非门、或非门和异或门。
- 全加器电路仅使用两个3×3可逆门，且产生零垃圾输出，显著优于传统可逆加法器设计。
- 所提出的全加器的量子成本低于现有可逆全加器，提升了在量子计算和低功耗应用中的效率。
- 基于所提出全加器的4位进位跳跃加法器，由于优化的进位跳跃逻辑，实现了更低的传播延迟。
- 可变块进位跳跃加法器设计支持块大小的动态调整，相比固定块设计，显著改善了延迟-面积权衡。
- 推导并验证了块大小、延迟和面积的理论方程，实现了加法器架构的系统性优化。
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