[论文解读] VLSI Implementation of RSA Encryption System Using Ancient Indian Vedic Mathematics

Himanshu Thapliyal, M. Srinivas|ArXiv.org|Sep 7, 2006

Chaos-based Image/Signal Encryption参考文献 4被引用 24

一句话总结

本文提出了一种基于古代印度吠陀数学中优化算法的RSA加密系统VLSI实现，特别采用了直除法和分层叠加乘法方法。该设计使用Verilog HDL实现，并在Xilinx Spartan FPGA上综合，与传统算术单元相比，实现了更优的面积-速度效率，证明了吠陀数学在高性能密码硬件中的实用性。

ABSTRACT

This paper proposes the hardware implementation of RSA encryption/decryption algorithm using the algorithms of Ancient Indian Vedic Mathematics that have been modified to improve performance. The recently proposed hierarchical overlay multiplier architecture is used in the RSA circuitry for multiplication operation. The most significant aspect of the paper is the development of a division architecture based on Straight Division algorithm of Ancient Indian Vedic Mathematics and embedding it in RSA encryption/decryption circuitry for improved efficiency. The coding is done in Verilog HDL and the FPGA synthesis is done using Xilinx Spartan library. The results show that RSA circuitry implemented using Vedic division and multiplication is efficient in terms of area/speed compared to its implementation using conventional multiplication and division architectures

研究动机与目标

• 通过利用经过时间考验的吠陀数学算法，提升RSA加密硬件的效率。
• 通过用吠陀方法替代传统方法，解决RSA中乘法和除法的计算瓶颈。
• 使用Verilog HDL和FPGA综合，设计一种高速、低面积的RSA VLSI架构。
• 验证吠陀算术相较于传统算术在密码电路中的性能提升。
• 将一种新型吠陀除法架构集成到RSA加密/解密流水线中，以提升吞吐量。

提出的方法

• 在RSA电路中采用古代印度吠陀数学中的直除法作为核心除法技术。
• 采用基于吠陀数学的分层叠加乘法器架构，以加速RSA中的模乘法运算。
• 使用Verilog HDL实现整个RSA系统，用于硬件描述和行为仿真。
• 使用Xilinx Spartan FPGA库对设计进行综合，以评估面积和速度指标。
• 将吠陀乘法器和吠陀除法器集成到RSA数据通路中，以替代标准算术单元。
• 通过FPGA综合评估性能，将面积和延迟与传统实现进行比较。

实验结果

研究问题

• RQ1 吠陀数学算法是否能显著提升RSA加密硬件的速度和面积效率？
• RQ2 在延迟和资源使用方面，吠陀除法算法与传统除法方法相比如何？
• RQ3 分层叠加乘法器在RSA模乘法中能在多大程度上减少关键路径延迟？
• RQ4 在基于FPGA的RSA设计中，用吠陀算术替代标准算术单元时，面积和时序之间的权衡如何？
• RQ5 将吠陀算术集成到完整的RSA加密系统中是否可行，并且性能提升是否可测量？

主要发现

• 与传统乘法器相比，吠陀乘法架构减少了关键路径延迟，从而提升了整体吞吐量。
• 吠陀除法单元表现出更低的延迟和更少的资源利用率，优于标准除法电路。
• 采用吠陀算术实现的整体RSA电路相比传统设计，具有更优的面积-延迟积（ADP）。
• FPGA综合结果证实，基于吠陀的RSA系统在面积和速度方面均更高效。
• 将吠陀算法集成到RSA流水线中，带来了可测量的性能提升，且未影响正确性。
• 由于其紧凑和高速的特性，该设计适用于嵌入式和资源受限的密码应用。