[论文解读] Architecture-Dependent Execution Time of Shor's Algorithm

Rodney Van Meter, Kohei M. Itoh+1 more|ArXiv.org|Jul 4, 2005

Quantum Computing Algorithms and Architecture参考文献 2被引用 12

一句话总结

本论文表明，整数分解的秀尔算法执行时间高度依赖于量子计算机架构，尤其是并发性、量子比特连通性以及时钟频率。通过优化算术子程序——在抽象并发（AC）架构中使用条件求和加法器，在最近邻（NTC）架构中使用CDKM进位传播加法器——该研究实现了相较于标准BCDP模指数运算的百万倍速度提升，即使在AC架构上时钟频率仅为0.3 Hz，或在NTC架构上为27 Hz，也能将分解576位数字的时间缩短至一个月以内。

ABSTRACT

We show how the execution time of algorithms on quantum computers depends on the architecture of the quantum computer, the choice of algorithms (including subroutines such as arithmetic), and the ``clock speed'' of the quantum computer. The primary architectural features of interest are the ability to execute multiple gates concurrently, the number of application-level qubits available, and the interconnection network of qubits. We analyze Shor's algorithm for factoring large numbers in this context. Our results show that, if arbitrary interconnection of qubits is possible, a machine with an application-level clock speed of as low as one-third of a (possibly encoded) gate per second could factor a 576-bit number in under one month, potentially outperforming a large network of classical computers. For nearest-neighbor-only architectures, a clock speed of around twenty-seven gates per second is required.

研究动机与目标

• 分析量子计算机架构如何影响整数分解秀尔算法的执行时间。
• 研究并发门操作、量子比特互连拓扑结构与时钟频率在决定算法性能方面的作用。
• 开发并评估针对特定架构的算术算法（例如条件求和加法器与CDKM加法器），以最小化电路深度并提升可扩展性。
• 量化架构感知算法设计带来的性能增益，特别是与标准BCDP模指数运算方法相比的性能提升。
• 评估在实际硬件限制（包括纠错与物理限制）下，分解大数（如576位）的可行性。

提出的方法

• 设计了两种抽象架构：AC（抽象并发）支持任意量子比特连通性与完全并发，NTC（仅邻近、双量子比特门、并发）则将相互作用限制在最近邻之间。
• 通过使用架构特定的加法器优化模指数运算子程序：AC架构采用条件求和加法器，NTC架构采用CDKM进位传播加法器，以最小化电路深度。
• 计算每种算法变体的电路深度（以门周期计的执行时间），其中AC架构的深度约为~9n log²n，NTC架构的深度约为~20n² log n，其中n为二进制位数。
• 在不同时钟频率（从1 Hz到1 GHz）下评估性能，结果表明执行时间与时钟频率呈线性关系。
• 以BCDP模指数运算算法作为基线进行比较，该方法需要约~54n³个门周期，使用5n个量子比特。
• 进行对数-对数缩放分析，比较优化算法与BCDP在576至6,000位问题规模下的性能表现。

实验结果

研究问题

• RQ1 量子架构的选择——特别是对并发操作的支持与量子比特连通性——如何影响秀尔算法的执行时间？
• RQ2 架构感知算术设计（如加法器选择）对秀尔算法中模指数运算的电路深度与整体运行时间有何影响？
• RQ3 在不同底层架构下，量子计算机需要达到何种时钟频率才能在一个月内完成576位数的分解？
• RQ4 随着问题规模增大，特别是超过6,000位时，优化算法的性能增益如何变化？
• RQ5 与标准实现相比，架构特性（如并发性与长程门操作）在多大程度上能减少秀尔算法的延迟？

主要发现

• 对于支持任意量子比特连通性的抽象并发（AC）架构，仅需0.3 Hz的时钟频率即可在一个月内完成576位数的分解。
• 对于仅限最近邻交互的NTC架构，约需27 Hz的时钟频率才能在一个月内完成相同规模的576位数分解。
• AC架构上的优化算法（D号算法）相较于标准BCDP算法，在576位数上实现了近13,000倍的速度提升。
• 当问题规模超过6,000位时，AC架构上的D号算法相较于BCDP算法实现了高达百万倍的速度提升，这得益于更优的电路深度缩放特性。
• D号算法的电路深度缩放关系约为~9n log²n，而NTC架构上的F号算法约为~20n² log n，凸显了受限连通性带来的显著性能损失。
• 秀尔算法的性能并非仅由其多项式时间复杂度决定；并发性与互连拓扑结构等架构特性对常数因子及实际可行性具有决定性影响。