[论文解读] Quantum Circuit Design of Integer Division Optimizing Ancillary Qubits and T-Count

Himanshu Thapliyal, T. S. S. Varun+1 more|arXiv (Cornell University)|Sep 5, 2016

Quantum Computing Algorithms and Architecture参考文献 7被引用 5

一句话总结

本文提出了一种基于 Clifford+T 门的量子整数除法电路，采用恢复除法算法，优化了辅助量子比特和 T 门计数。通过高效重构条件加法与减法模块，所提出的电路相比先前工作将辅助量子比特减少 50%，T 门计数降低 91%，实现了 $ n $ 个辅助量子比特和 $ 35n^2 - 28n $ 的 T 门计数，适用于 $ n $-量子比特操作数。

ABSTRACT

In this paper, we present Clifford+T gates based quantum circuit design of integer division having $n$ ancillary qubits. The proposed quantum circuit is based on restoring division algorithm. The proposed quantum circuit of integer division consists of (i) quantum circuitry of conditional addition operation, (ii) quantum circuitry of integer subtraction. To design ancillary and T-count optimized design of quantum integer division, the optimized quantum circuit design of integer conditional addition operation and integer subtraction are presented. The proposed quantum integer division circuitry has 50\% improvement in terms of ancillary qubits, and 90\% improvement in terms of T-count compared to the existing design of integer quantum division based on quantum fourier transform.

研究动机与目标

• 设计一种仅使用 Clifford+T 门的容错、资源高效的量子整数除法电路。
• 最小化量子整数除法所需的辅助量子比特数量，以应对大规模量子系统中的硬件约束。
• 通过优化量子算术模块，显著降低 T 门计数，这是容错量子计算的关键指标。
• 消除垃圾输出，提升可扩展性，便于集成到更大规模的量子算法中。
• 为现有基于量子傅里叶变换的设计提供一种实用的替代方案，避免高昂的资源开销。

提出的方法

• 采用恢复除法算法作为整数除法的核心计算框架。
• 使用受控量子加法器模块实现条件加法，仅在控制量子比特被置位时将除数加到余数寄存器。
• 基于两的补码算术，设计一种基于量子进位传播加法器的可逆量子减法器：$ b - a = \overline{\bar{b} + a} $。
• 将商寄存器的最高有效位与余数寄存器结合，以模拟左移操作，从而无需单独的左移电路。
• 通过从先前工作中选择最高效的量子进位传播加法器架构，优化减法器与条件加法器模块的 T 门计数。
• 将优化后的模块集成到循环迭代结构中，对 $ n $-量子比特操作数执行 $ n $ 次迭代，分别在独立寄存器中输出商与余数。

实验结果

研究问题

• RQ1 如何在保持正确性与容错性的同时，以最少的辅助量子比特实现量子整数除法？
• RQ2 基于 Clifford+T 的量子整数除法器的最优 T 门计数是多少？与基于量子傅里叶变换的现有设计相比如何？
• RQ3 通过模块化优化，能否高效地在量子电路中实现恢复除法算法，并显著降低资源开销？
• RQ4 通过寄存器重组，左移操作在多大程度上可以被消除，而无需引入额外的量子门？
• RQ5 与文献 [2] 中的最先进设计相比，所提出的方案在辅助量子比特与 T 门计数方面有何定量差异？

主要发现

• 所提出的量子整数除法电路仅需 $ n $ 个辅助量子比特，相比先前设计 [2] 所需的 $ 2n $ 个辅助量子比特，减少了 50%。
• 所提电路的 T 门计数为 $ 35n^2 - 28n $，相比现有设计 [2] 估算的 $ \approx 400n^2 $ T 门计数，实现了 91% 的改进。
• 通过将商寄存器的最高有效位与余数寄存器结合，消除了对独立左移电路的需求，节省了量子资源。
• 量子减法器采用两的补码方法，基于量子进位传播加法器实现，选用文献 [3] 的架构以实现最优的 T 门计数与辅助量子比特使用。
• 条件加法操作通过受控量子加法器实现，无垃圾输出，确保与容错计算的兼容性。
• 整体电路具有良好的可扩展性，可无缝集成到更大的量子数据通路子系统中，支持高效实现计算密集型的量子算法。