[论文解读] An efficient quantum circuits optimizing scheme compared with QISKit
该论文提出了一种量子电路优化方案，通过动态重分配量子比特、插入SWAP门以及基于物理量子比特连通性的单量子比特门合并，有效降低了门数和编译时间。与QISKit相比，该方案将平均门消耗减少25.3%，编译时间降低至12.9%，在最佳情况下实现5倍速度提升和63%的门数减少，尤其在非全连接布局的大规模浅层电路中表现优异。
Recently, the development of quantum chips has made great progress-- the number of qubits is increasing and the fidelity is getting higher. However, qubits of these chips are not always fully connected, which sets additional barriers for implementing quantum algorithms and programming quantum programs. In this paper, we introduce a general circuit optimizing scheme, which can efficiently adjust and optimize quantum circuits according to arbitrary given qubits' layout by adding additional quantum gates, exchanging qubits and merging single-qubit gates. Compared with the optimizing algorithm of IBM's QISKit, the quantum gates consumed by our scheme is 74.7%, and the execution time is only 12.9% on average.
研究动机与目标
- 解决近期量子硬件中非全连接量子比特布局带来的挑战，此类布局会增加电路深度并提高错误率。
- 降低由量子比特连通性约束引发的量子电路编译开销。
- 开发一种通用优化方案，能够高效适配任意物理量子比特布局的任意量子电路。
- 与现有工具（如QISKit）相比，同时最小化量子门数和编译时间。
- 提升当前含噪声中等规模量子（NISQ）设备上量子程序在相干时间内的可靠性和执行效率。
提出的方法
- 在量子寄存器中动态重分配量子比特，以最小化非相邻CNOT门操作所需的SWAP门数量。
- 插入额外的CNOT和SWAP门，使受限架构上的非局域纠缠门操作变为物理可实现。
- 应用贪心优化策略，将相邻的单量子比特门（u1, u2, u3）合并为更少的等效门，以减少电路深度。
- 在四层解空间树上递归搜索，探索最小化门开销的最优量子比特排列序列。
- 实现一个成本函数，平衡门数与编译时间，优先选择低深度、低开销的配置。
- 所有优化均基于通用门集{u1, u2, u3, CNOT}，确保与QISKit和OpenQASM的互操作性。
实验结果
研究问题
- RQ1如何在不增加电路深度的前提下，高效优化非全连接物理量子比特布局下的量子电路？
- RQ2与QISKit当前的优化策略相比，门数和编译时间可降低多少？
- RQ3所提方案在不同物理布局（如线性、中心、环形和最近邻）下的性能表现如何？
- RQ4电路深度和量子比特数量对所提方法优化效率有何影响？
- RQ5对量子比特排列进行贪心搜索策略是否能在保持低计算成本的同时实现近似最优结果？
主要发现
- 所提方案将平均量子门消耗降低至QISKit的74.7%，表明门效率提升了25.3%。
- 编译时间仅需QISKit平均时间的12.9%，显著提升了电路优化速度。
- 对于量子比特更多、深度更低的电路，该方案实现的编译速度比QISKit快达20倍，门数减少63%。
- 在中心布局下，该方案仅需QISKit方法所需门数的49%和执行时间的5.8%。
- 该方法在非全连接布局（如线性和中心布局）下表现最佳，门成本为原始电路的1.77–1.80倍，而QISKit为2.01–3.68倍。
- 在深度电路中性能下降，原因在于贪心搜索陷入局部最优，表明需要全局优化或改进的选择标准。
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本解读由 AI 生成，并经人工编辑审核。