[论文解读] Effects of Interaction Distance on Quantum Addition Circuits

Byung-Soo Choi, Rodney Van Meter|arXiv (Cornell University)|Sep 25, 2008

Quantum Computing Algorithms and Architecture参考文献 22被引用 6

一句话总结

本文研究了量子架构中相互作用距离对精确量子加法电路速度的影响。通过图嵌入将逻辑电路映射到最近邻架构，证明在k维晶格中，电路深度下界从Ω(log n)增加到Ω(√[k]{n})，揭示了由于硬件约束导致的根本性性能惩罚。

ABSTRACT

We investigate the theoretical limits of the effect of the quantum interaction distance on the speed of exact quantum addition circuits. For this study, we exploit graph embedding for quantum circuit analysis. We study a logical mapping of qubits and gates of any $\Omega(\log n)$-depth quantum adder circuit for two $n$-qubit registers onto a practical architecture, which limits interaction distance to the nearest neighbors only and supports only one- and two-qubit logical gates. Unfortunately, on the chosen $k$-dimensional practical architecture, we prove that the depth lower bound of any exact quantum addition circuits is no longer $\Omega(\log {n})$, but $\Omega(\sqrt[k]{n})$. This result, the first application of graph embedding to quantum circuits and devices, provides a new tool for compiler development, emphasizes the impact of quantum computer architecture on performance, and acts as a cautionary note when evaluating the time performance of quantum algorithms.

研究动机与目标

• 分析相互作用距离受限对量子电路性能的影响。
• 研究n量子比特加法电路在具有最近邻相互作用的实际量子架构上的逻辑映射。
• 在架构约束下，确定精确量子加法电路的深度下界。
• 建立一种基于图嵌入的新型框架，用于量子电路与设备分析。
• 强调在量子算法性能评估中架构限制的影响。

提出的方法

• 应用图嵌入技术，建模量子电路到物理架构的映射。
• 分析Ω(log n)深度的量子加法电路在k维最近邻架构上的逻辑映射。
• 形式化限制在一阶和两量子比特门仅在最近邻间操作的约束。
• 使用图论推理，推导在架构相互作用限制下的深度下界。
• 证明在k维晶格中，深度下界从Ω(log n)变为Ω(√[k]{n})。
• 将此框架用作编译器开发与性能分析的工具。

实验结果

研究问题

• RQ1 将相互作用限制在最近邻时，对精确量子加法电路的深度有何影响？
• RQ2 在最近邻相互作用约束下，量子加法器的新深度下界是什么？
• RQ3 图嵌入能否有效应用于分析物理架构上量子电路的性能？
• RQ4 架构的维度如何影响量子加法电路的深度开销？
• RQ5 硬件约束在多大程度上扭曲了量子算法的理论性能？

主要发现

• 当受限于k维最近邻架构时，精确量子加法电路的深度下界从Ω(log n)增加到Ω(√[k]{n})。
• 该结果表明，由于交互距离的架构限制，导致了显著的性能惩罚。
• 图嵌入被确立为分析物理设备上量子电路映射与性能的有效且强大的工具。
• 本研究揭示，量子算法性能评估必须考虑交互距离等硬件特定约束。
• 研究结果为在实际实现中评估量子算法时间复杂度时提供了警示。
• 该工作为编译器开发者提供了一种基础方法，用于在物理约束下建模和优化电路编译。