[论文解读] Evaluating Ternary Adders using a hybrid Memristor / CMOS approach

Dietmar Fey|arXiv (Cornell University)|Dec 31, 2016

Advanced Memory and Neural Computing参考文献 11被引用 3

一句话总结

本文评估了用于三进制加法器的混合MeMOS（忆阻器-CMOS）电路，将其与基于CMOS的三进制加法器进行比较，后者使用多值忆阻器寄存器存储三进制数字（三元数）。研究发现，尽管MeMOS在静态操作中具有优势，但在动态操作中，CMOS加法器搭配忆阻器寄存器在延迟（3 ns vs. 8.5 ns）和能耗（10 pJ vs. 38.8 pJ）方面表现更优，因此在高速应用中更具优势，尽管MeMOS的或非门能耗更高。

ABSTRACT

This paper investigates the potentials of using a hybrid memristor CMOS technology, called MeMOS, for the realisation of ternary adders. Ternary adders exploit the qualitative advantage of multi-value storage capability of memristors compared to conventional CMOS flip-flops storing only binary values in one cell. Furthermore they carry out an addition in $O(1)$ and are therefore considered. The MeMOS approach is compared to a CMOS solution for the ternary adders using multi value memristors as registers concerning the achievable latency and the energy consumption. It is shown that using the TEAM, VTEAM model and a model considering commercially available memristors from Known the approach of using CMOS ternary adders using memristors as multi-value register memory is to prefer. MeMOS circuits have advantages for a static operation mode, i.e. if they are operated after a reset.

研究动机与目标

• 评估使用MeMOS技术实现三进制加法器以提升能效并降低延迟的可行性。
• 将基于MeMOS的三进制加法器与使用多值忆阻器寄存器存储三元数的纯CMOS解决方案进行比较。
• 使用不同忆阻器模型（TEAM、VTEAM、Knowm）评估三进制加法器在动态和静态操作模式下的性能。
• 确定MeMOS是否在可扩展算术计算的能效延迟积（EDP）方面优于传统CMOS设计。

提出的方法

• 本研究使用基于C++的仿真环境，通过微分方程描述的TEAM和VTEAM模型模拟忆阻器行为，以表征电阻切换动力学。
• 混合MeMOS架构将忆阻器用于多值存储，CMOS或非门用于信号再生和逻辑控制。
• 三进制加法器采用两种基于MeMOS的加法器设计：base_2_step_3和base_2_step_4，其逻辑模块排列实现O(1)时间内的进位传播。
• 在动态操作（连续1000对操作数的数据流）和静态操作（单次重置）下评估性能，测试不同工作频率和输入电压（最高6 V）。
• 测量不同操作数宽度（8、16、32、64三元数）下的能耗和延迟，并计算能效延迟积（EDP）以进行比较。
• 采用Knowm公司商用忆阻器的统计方法建模，以评估其在现实场景中的可行性。

实验结果

研究问题

• RQ1 基于MeMOS的三进制加法器能否实现低于CMOS加法器搭配多值忆阻器寄存器的能效延迟积（EDP）？
• RQ2 MeMOS三进制加法器在静态与动态操作模式下的性能表现有何差异？
• RQ3 不同忆阻器模型（TEAM、VTEAM、Knowm）对MeMOS加法器的延迟和能耗有何影响？
• RQ4 在何种操作数宽度下，MeMOS三进制加法器的EDP开始优于CMOS解决方案？
• RQ5 高输入电压（如6 V）对MeMOS加法器在动态操作中的可靠性与性能有何影响？

主要发现

• 在动态操作中，CMOS三进制加法器搭配忆阻器寄存器的延迟为3 ns，能耗为10 pJ，显著优于MeMOS加法器的8.5 ns和38.8 pJ（TEAM模型）。
• MeMOS base_2_step_3加法器在静态操作中相比CMOS方案延迟降低60%（1.2 ns），但其能效延迟积（52.8 ns·pJ）因未计入或非门能耗而差75%。
• 当操作数宽度加倍时，MeMOS加法器的能耗翻倍，与结构规律性和有限进位传播一致。
• 尽管延迟更高，base_2_step_4 MeMOS加法器在动态操作中表现出比base_2_step_3更稳定的性能。
• base_2_step_3加法器需达到350 MHz的截止频率才能实现无误操作，表明高电压（6 V）和开关速度导致时序限制。
• 仿真结果表明，目前MeMOS加法器在动态高速计算中尚不优于搭配忆阻器寄存器的CMOS解决方案，尽管仍存在优化空间。