[论文解读] High-Level Synthesis Case Study: Implementation of a Memcached Server

Kimon Karras, Michaela Blott+1 more|arXiv (Cornell University)|Aug 21, 2014

Embedded Systems Design Techniques参考文献 12被引用 6

一句话总结

本文提出使用Vivado HLS对memcached键值存储实现高层次综合（HLS），在Xilinx VC709开发板上以10Gbps线路速率运行，其性能与手工编写RTL设计相当，同时代码量减少3倍、开发时间缩短2倍，并将延迟降低7–30%，LUT资源使用减少22%，寄存器使用减少35%。

ABSTRACT

High-Level Synthesis (HLS) aspires to raise the level of abstraction in hardware design without sacrificing hardware efficiency. It has so far been successfully employed in signal and video processing but has found only limited use in other areas. This paper utilizes a commercial HLS tool, namely Vivado(R) HLS, to implement the processing of a common data center application, the Key-Value Store (KVS) application memcached, as a deeply pipelined dataflow architecture. We compared our results to a fully equivalent RTL implementation done previously in our group and found that it matches its performance, yields tangible improvements in latency (between 7-30%) and resource consumption (22% in LUTs and 35% in registers), all while requiring 3x less lines of code and 2x less development time. The implementation was validated in hardware on a Xilinx(R) VC709 development board, meeting timing requirements for 10Gbps line rate processing.

研究动机与目标

• 评估高层次综合（HLS）在实现通用数据中心工作负载（特别是memcached键值存储）方面的可行性。
• 比较HLS生成的硬件与手工优化的RTL实现，在性能、资源使用和开发工作量方面的差异。
• 证明HLS可在键值存储等非传统领域（而非仅信号与视频处理）实现高性能与高效率。
• 在Xilinx VC709 FPGA开发板上以10Gbps线路速率对HLS设计进行硬件验证。
• 量化在生产级应用中使用HLS时，开发效率与硬件效率之间的权衡。

提出的方法

• 使用Vivado HLS将memcached处理逻辑实现为深度流水线化的数据流架构。
• 通过HLS指令将C++算法描述映射到硬件，以支持高级优化。
• 通过并行化与流水线化技术，设计HLS架构以支持高吞吐量的10Gbps线路速率处理。
• 使用高层次综合从C++代码生成硬件，目标为Xilinx VC709 FPGA以进行物理验证。
• 采用先前研究中完全等效的RTL实现作为性能基线进行比较。
• 应用时序收敛技术与约束，以满足硬件中10Gbps吞吐量要求。

实验结果

研究问题

• RQ1 高层次综合能否有效实现类似memcached的生产级键值存储，其性能可与手工优化的RTL相媲美？
• RQ2 与传统RTL设计相比，HLS在开发时间与代码复杂度方面能减少多少？
• RQ3 与RTL相比，使用HLS实现该工作负载在延迟与资源利用率方面有何改进？
• RQ4 HLS生成的设计能否在真实硬件中满足10Gbps线路速率等严格性能要求？
• RQ5 在LUT、寄存器和整体效率方面，HLS生成结果与手工优化RTL相比质量如何？

主要发现

• HLS生成的memcached实现与先前RTL实现相比，在吞吐量和线路速率能力方面性能相当。
• HLS设计相比RTL基线延迟降低7–30%，表明其时序优化更优。
• 资源使用显著减少：HLS版本相比RTL减少22%的LUT和35%的寄存器。
• HLS实现所需代码行数仅为等效RTL设计的1/3，开发时间减少为1/2。
• 该设计满足时序要求，并在Xilinx VC709 FPGA板上以10Gbps线路速率成功完成硬件验证。
• 结果表明，HLS在键值存储等非信号处理工作负载中具有可行性与优势，其适用范围已超越传统领域。