[论文解读] Linear Nearest Neighbor Synthesis of Reversible Circuits by Graph Partitioning

Amlan Chakrabarti, Susmita Sur‐Kolay+1 more|arXiv (Cornell University)|Dec 2, 2011

Quantum Computing Algorithms and Architecture参考文献 34被引用 50

一句话总结

本文提出一种基于图划分的方法，以最小化在线性最近邻（LNN）可逆电路综合中所需的SWAP门数量，从而降低量子代价。通过重新排列单控和多控门的量子比特索引，该方法在RevLib基准测试中实现了平均46.6%的门代价降低，显著优于先前的启发式方法。

ABSTRACT

Linear Nearest Neighbor (LNN) synthesis in reversible circuits has emerged as an important issue in terms of technological implementation for quantum computation. The objective is to obtain a LNN architecture with minimum gate cost. As achieving optimal synthesis is a hard problem, heuristic methods have been proposed in recent literature. In this work we present a graph partitioning based approach for LNN synthesis with reduction in circuit cost. In particular, the number of SWAP gates required to convert a given gate-level quantum circuit to its equivalent LNN configuration is minimized. Our algorithm determines the reordering of indices of the qubit line(s) for both single control and multiple controlled gates. Experimental results for placing the target qubits of Multiple Controlled Toffoli (MCT) library of benchmark circuits show a significant reduction in gate count and quantum gate cost compared to those of related research works.

研究动机与目标

• 将非LNN可逆电路转换为线性最近邻（LNN）配置所需SWAP门数量最小化。
• 通过优化单控和多控门的量子比特线路重排，降低可逆电路的整体量子代价。
• 开发一种可扩展的启发式综合方法，适用于标准可逆电路基准测试，如RevLib库中的基准。
• 通过利用图划分减少门数和电路复杂度，改进现有LNN综合技术。
• 通过最小化非局域门相互作用，实现更高效的量子电路硬件映射。

提出的方法

• 将可逆电路建模为图结构，其中量子比特线路和门分别作为节点和边，以表示依赖关系和连接性。
• 应用图划分将交互频率高的量子比特分组到连续段中，以最小化长距离门操作。
• 通过重新排列量子比特索引，减少将控制和目标量子比特移至相邻位置所需的SWAP门数量。
• 对于多控Toffoli（MCT）门，通过划分确定最优目标量子比特位置，以减少SWAP开销。
• 采用基于量子门代价的成本度量，其中SWAP门的代价设为3，以指导划分和重排决策。
• 该方法迭代应用，将电路分解并重新配置为LNN兼容形式，同时保持额外门代价最小。

实验结果

研究问题

• RQ1 图划分能否有效减少实现可逆电路LNN配置所需的SWAP门数量？
• RQ2 量子比特重排在多大程度上可最小化LNN综合可逆电路的量子代价？
• RQ3 与现有LNN综合启发式方法相比，该方法在门代价降低方面表现如何？
• RQ4 该方法在包含多控Toffoli门的多样化基准电路中是否具备良好的可扩展性？
• RQ5 该图划分方法能否推广至除SWAP最小化以外的其他可逆电路综合问题？

主要发现

• 与先前工作相比，该方法在RevLib基准电路上实现了平均46.6%的量子代价降低。
• 在4gt4-v0_80电路中，代价从153降低至81，改善了47.7%。
• 在4gt5_75基准中，门代价从101降低至59，减少了41.6%。
• 该算法显著减少了SWAP门数量，尤其在包含多控Toffoli门的电路中表现突出，如4gt12-v1_89和4gt13-v1_93。
• 在5xp1_194电路中，代价从29,523降低至8,493，改善了71.2%。
• 该方法在多样化基准测试中表现出一致性能，包括大型电路如9symml_195和alu4_201，在多个案例中代价降低超过50%。