[论文解读] Optimizing quantum gates towards the scale of logical qubits

Paul V. Klimov, Andreas Bengtsson+22 more|arXiv (Cornell University)|Aug 4, 2023

Quantum Computing Algorithms and Architecture参考文献 81被引用 4

一句话总结

本文提出一种可扩展的控制优化策略，利用蛇优化器（Snake optimizer）协调68个超导量子比特的频率轨迹，与未优化的量子门相比，物理错误率降低了约3.7倍。该方法使距离-23表面码逻辑量子比特实现容错性能，证明了其在大规模量子误差纠正中的可行性。

ABSTRACT

A foundational assumption of quantum error correction theory is that quantum gates can be scaled to large processors without exceeding the error-threshold for fault tolerance. Two major challenges that could become fundamental roadblocks are manufacturing high performance quantum hardware and engineering a control system that can reach its performance limits. The control challenge of scaling quantum gates from small to large processors without degrading performance often maps to non-convex, high-constraint, and time-dependent control optimization over an exponentially expanding configuration space. Here we report on a control optimization strategy that can scalably overcome the complexity of such problems. We demonstrate it by choreographing the frequency trajectories of 68 frequency-tunable superconducting qubits to execute single- and two-qubit gates while mitigating computational errors. When combined with a comprehensive model of physical errors across our processor, the strategy suppresses physical error rates by $\sim3.7 imes$ compared with the case of no optimization. Furthermore, it is projected to achieve a similar performance advantage on a distance-23 surface code logical qubit with 1057 physical qubits. Our control optimization strategy solves a generic scaling challenge in a way that can be adapted to a variety of quantum operations, algorithms, and computing architectures.

研究动机与目标

• 为解决在大规模超导处理器上实现高性能、低运行时间的量子门控制优化所面临的可扩展性挑战。
• 克服由量子硬件中频率相关的物理错误引发的非凸、高约束、时变优化问题。
• 开发一种通用且可适应的框架，用于在不同算法和架构上优化量子操作。
• 通过将物理错误率抑制在表面码阈值以内，实现容错量子计算。
• 通过拼接技术验证可扩展性，实现运行时间的亚线性缩减，同时在大规模处理器上保持性能。

提出的方法

• 采用蛇优化器（Snake optimizer）——一种高可配置性、与维度无关的优化引擎——求解随时间动态变化的频率轨迹上的非凸、高维控制问题。
• 将物理错误（如弛豫、退相干、脉冲失真、寄生耦合）建模为频率相关的机制，以估算算法错误并指导优化。
• 使用生成模型模拟处理器规模的错误景观，并训练适用于多种量子算法的优化框架。
• 实施“拼接”技术，将处理器划分为R个互不重叠的区域，分别并行优化后重新组合配置，以降低运行时间的缩放程度。
• 利用历史表征数据预测并缓解硬件不稳定性，从而支持长时间的鲁棒计算。
• 将基于模型的优化与未来潜在的无模型强化学习部署相结合，以减少对性能估计器的依赖。

Fig. 1: Frequency optimization . (a) Our quantum processor with $N=68$ frequency-tunable superconducting transmon qubits represented as a graph. Nodes are qubits (e.g. black dot) and edges are engineered interactions between them (e.g. blue and green lines). (b) A quantum algorithm ( $A$ ) comprisin

实验结果

研究问题

• RQ1 该控制优化策略是否能在保持低运行时间和高性能的同时，有效扩展至大规模超导处理器？
• RQ2 频率轨迹优化在多量子比特量子门中能在多大程度上抑制物理错误率？
• RQ3 拼接技术是否在区域边界处保持了优化质量，而不会放大错误异常值？
• RQ4 该优化框架是否能在包含1057个物理量子比特（距离-23表面码）的逻辑量子比特上实现容错错误率？
• RQ5 蛇优化器的可配置性如何实现对多样化量子操作和架构的适应？

主要发现

• 与未优化的68量子比特处理器上的量子门操作相比，该优化策略将物理错误率降低了约3.7倍。
• 该策略预测在使用1057个物理量子比特的23距离表面码逻辑量子比特上，可实现类似的错误抑制性能。
• 在68量子比特处理器上采用R=2的拼接，以及在模拟的1057量子比特处理器上采用R=4的拼接，均未在接缝处放大错误异常值，错误率与未拼接配置一致。
• 拼接后68量子比特配置的错误率为 $ e_c = 6.4^{+4.4}_{-1.8} imes 10^{-3} $，1057量子比特配置的错误率为 $ e_c = 6.3^{+4.3}_{-2.9} imes 10^{-3} $，表明其具有鲁棒性。
• 在 $ S=2 $ 范围下对整个处理器进行优化的运行时间约为1.4小时，超过0.5小时的预算，但通过拼接技术实现了亚线性缩放，使 $ N \rightarrow 10^4 $ 个量子比特的可行性得以实现，且 $ R=128 $。
• 该策略已成功应用于优化测量、SWAP门以及优化、计量学和模拟中的量子算法，展现出广泛的应用潜力。

Fig. 2: Optimization and healing performance . (a) CZXEB cycle error benchmarks ( $e_{c}$ , boxes, left axis) and calibration failures (orange bars, right axis in (c)) for the random baseline (red), outlier (orange diamond), and crossover (green) performance standards used to evaluate frequency conf