[论文解读] Skybridge: 3-D Integrated Circuit Technology Alternative to CMOS

Mostafizur Rahman, Santosh Khasanvis+3 more|arXiv (Cornell University)|Apr 2, 2014

Semiconductor materials and devicesEngineering参考文献 31被引用 19

一句话总结

Skybridge 提出一种3D集成电路技术，作为CMOS的可扩展替代方案，采用统一的3D基底模板，结合垂直互连和热管理，以突破缩放极限。仿真结果表明，其集成密度比16-nm CMOS高30–60倍，能效比提升3.5倍，互连长度缩短10倍，从而实现超越CMOS极限的持续集成电路缩放。

ABSTRACT

Continuous scaling of CMOS has been the major catalyst in miniaturization of integrated circuits (ICs) and crucial for global socio-economic progress. However, scaling to sub-20nm technologies is proving to be challenging as MOSFETs are reaching their fundamental limits and interconnection bottleneck is dominating IC operational power and performance. Migrating to 3-D, as a way to advance scaling, has eluded us due to inherent customization and manufacturing requirements in CMOS that are incompatible with 3-D organization. Partial attempts with die-die and layer-layer stacking have their own limitations. We propose a 3-D IC fabric technology, Skybridge[TM], which offers paradigm shift in technology scaling as well as design. We co-architect Skybridge's core aspects, from device to circuit style, connectivity, thermal management, and manufacturing pathway in a 3-D fabric-centric manner, building on a uniform 3-D template. Our extensive bottom-up simulations, accounting for detailed material system structures, manufacturing process, device, and circuit parasitics, carried through for several designs including a designed microprocessor, reveal a 30-60x density, 3.5x performance per watt benefits, and 10X reduction in interconnect lengths vs. scaled 16-nm CMOS. Fabric-level heat extraction features are shown to successfully manage IC thermal profiles in 3-D. Skybridge can provide continuous scaling of integrated circuits beyond CMOS in the 21st century.

研究动机与目标

• 为解决20nm以下节点CMOS的固有缩放极限，特别是互连瓶颈和器件物理限制问题。
• 克服传统CMOS制造与定制化工艺与3D IC架构之间的不兼容性。
• 通过开发协同设计的3D基底中心技术平台，实现超越CMOS的持续集成电路缩放。
• 通过统一的3D模板与垂直集成，显著提升密度、能效比和互连长度性能。

提出的方法

• 设计一种使用统一3D模板的3D IC基底，协同集成器件、电路、互连、热管理与制造工艺。
• 实现垂直互连与硅通孔（TSVs），以支持跨堆叠层的高密度、低延迟3D互连。
• 采用自下而上的仿真框架，对材料系统、工艺流程、器件特性与电路寄生参数进行详细建模。
• 集成基底级别的散热结构，如热通孔与优化的层叠排列，以管理3D IC中的热分布。
• 通过多种工艺与设计参数下的测试用例（包括完整微处理器实现）验证设计。
• 采用协同架构方法，将器件级设计与电路结构、互连拓扑及3D环境下的热约束相匹配。

实验结果

研究问题

• RQ1 能否从器件到系统层面协同设计3D IC技术，以突破CMOS缩放极限？
• RQ2 如何使3D IC中的垂直集成在制造与可扩展性方面超越当前晶圆堆叠的限制？
• RQ3 与缩放后的CMOS相比，3D基底中心设计在性能、功耗与面积方面可实现哪些优势？
• RQ4 如何有效将热管理嵌入3D IC基底中，以防止热点并确保可靠性？
• RQ5 通过统一的3D模板与优化的通孔分布，3D IC中互连长度与延迟可降低到何种程度？

主要发现

• Skybridge的集成密度相比16-nm CMOS提升30–60倍，主要得益于垂直堆叠与优化的互连结构。
• 与缩放后的16-nm CMOS相比，单位功耗性能提升3.5倍，表明能效有显著提升。
• 互连长度相比16-nm CMOS缩短10倍，直接缓解了互连瓶颈问题。
• 热仿真结果证实，基底级别的散热结构能有效管理3D IC中的温度分布，防止热点形成。
• 对完整微处理器设计的自下而上仿真验证了Skybridge架构的可扩展性与性能优势。
• 协同设计的3D基底使CMOS之后的持续缩放成为可能，为21世纪集成电路发展提供了切实可行的路径。