[논문 리뷰] A 100 mA Low Voltage Linear Regulators for Systems on Chip Applications Using 0.18 μm CMOS Technology

Krit Salah-ddine, Kamal Zared외 2명|arXiv (Cornell University)|2012. 03. 25.

Analog and Mixed-Signal Circuit Design참고 문헌 12인용 수 3

한 줄 요약

이 논문은 0.18 µm CMOS 공정에서 SoC 응용 분야를 위한 100 mA 저드롭아웃(LDO) 선형 레귤레이터를 제안한다. 이 레귤레이터는 전력 소모가 크고 노이즈에 민감한 구성 요소인 전압-상자위상 잠금 루프(VPLLs)에 최적화되어 있다. 제안된 LDO는 2.6 V 공급 전원에서 33 µA의 정적 전류를 소비하면서도 100 kHz에서 782 nV/√Hz, 1 MHz에서 33 nV/√Hz의 위상 노이즈를 달성하여 기존 설계 대비 뛰어난 성능을 보였다.

ABSTRACT

A novel design for a low dropout (LDO) voltage regulator is presented and dedicated to power many sections of a typical cellular handset. However, these baseband, RF, and audio sections have different requirements that influence which LDO is most appropriate. After discussion of the specific requirements, different LDOs are recommended. Also, some LDO design techniques are briefly discussed to demonstrate how an LDO may be optimized for a specific level of performance. Cellular phone designs require linear regulators with lowdropout, low-noise, high PSRR, low quiescent current (Iq), and low-cost. They need to deliver a stable output and use smallvalue output capacitors. Ideally, one device would have all these characteristics and one low-dropout linear regulator (LDO) could be used anywhere in the phone without worry. But in practice, the various cell phone blocks are best powered by LDOs with different performance characteristics. This paper provides a new design methodology to choosing the right LDO to power each cell phone and especially for the Voltage Phase-Locked loops (VPLLs) blocks. Fabricated in a 0.18 μm CMOS process, the measured results show the adopted topology achieves a better phase noise than the conventional saturation current source. and the spread of the current limitation (without matching) is 100mA, the VPLLs system demonstrates a phase noise of 782 nv/sqrtHz at 100-kHz, and 33 nv/sqrtHz at 1 MHz, while quiescent current 33 μA from a 2.6 V supply voltage.

연구 동기 및 목표

• 셀룰러 SoC 시스템에서 고성능 및 저노이즈 요구 사항을 충족시키기 위해 특화된 저드롭아웃(LDO) 레귤레이터를 설계하는 것.
• 기저대역, RF, 오디오 및 VPLLs와 같은 다양한 블록을 각각 다른 전원 및 노이즈 사양으로 공급하는 과제를 해결하는 것.
• 0.18 µm CMOS 공정을 활용하여 위상 노이즈, PSRR, 정적 전류 및 출력 전류 용량 측면에서 LDO 성능을 최적화하는 것.
• 특히 VPLLs를 중심으로 성능 트레이드오프를 기반으로 각 서브시스템에 가장 적합한 LDO를 선택하는 설계 방법론을 개발하는 것.

제안 방법

• 위상 노이즈 성능 향상을 위해 과도 전류 소스를 활용한 신규 토폴로지를 적용한 LDO.
• 온칩 시스템과의 통합을 가능하게 하기 위해 0.18 µm CMOS 공정에 의해 제작된 설계.
• 최소 드롭아웃과 함께 낮은 정적 전류(33 µA) 및 높은 출력 전류(100 mA)를 달성하기 위해 최적화된 레귤레이터.
• 반환 루프 보상 및 안정성 분 析를 통해 출력 커패시터 값을 최소화.
• 위상 노이즈, PSRR 및 전력 효율성 간의 성능 트레이드오프를 기반으로 LDO 토폴로지 선택.
• 전류 불일치를 감소시키고 출력 전류 정확도를 향상시키기 위한 기법 통합.

실험 결과

연구 질문

• RQ1 어떻게 LDO를 최적화하여 셀룰러 SoC의 VPLL과 같은 저노이즈·고전류 응용 분야에서 고성능을 달성할 수 있는가?
• RQ2 과도 전류 소스 토폴로지가 기존 설계 대비 위상 노이즈에 미치는 영향은 무엇인가?
• RQ3 0.18 µm CMOS 공정에서 단일 LDO가 100 mA의 고출력 전류와 33 µA의 낮은 정적 전류를 동시에 달성할 수 있는가?
• RQ4 작은 출력 커패시터를 사용할 때 제안된 LDO는 어떻게 안정성을 유지하는가?
• RQ5 SoC 전원 레귤레이터에서 PSRR, 위상 노이즈 및 전력 효율성 간의 성능 트레이드오프는 무엇인가?

주요 결과

• 제작된 LDO는 100 kHz에서 782 nV/√Hz, 1 MHz에서 33 nV/√Hz의 위상 노이즈를 달성하여 기존 과도 전류 소스 설계보다 뛰어난 성능을 보였다.
• 2.6 V 공급 전원에서 최대 출력 전류 100 mA를 제공하면서도 정적 전류를 33 µA로 감소시켰다.
• 일치하지 않는 전류 제한 범위가 수용 가능한 수준 이내였으며, 이는 레귤레이터의 강건성과 신뢰성을 확인했다.
• 작은 용량의 출력 커패시터를 사용함에도 불구하고 고 PSRR와 안정성을 유지하여 소형 온칩 통합을 가능하게 했다.
• 설계 방법론은 성능 요구 사항을 기반으로 각 서브시스템, 특히 VPLLs에 가장 적합한 LDO를 성공적으로 식별했다.
• 0.18 µm CMOS 구현은 고통합 SoC 전원 관리에서의 실현 가능성과 성능을 입증했다.