[논문 리뷰] A 2.48Gb/s QC-LDPC Decoder Implementation on the NI USRP-2953R

Swapnil Mhaske, David Uliana외 4명|arXiv (Cornell University)|2015. 05. 16.

Error Correcting Code Techniques참고 문헌 4인용 수 5

한 줄 요약

이 논문은 NI USRP-2953R에 단일 Xilinx Kintex-7 (410t) FPGA를 사용하여 2.48 Gb/s 표준 준수 Quasi-Cyclic LDPC (QC-LDPC) 디코더를 구현한다. 이 설계는 고수준의 그래픽 데이터플로우 기반 기술을 사용하여 최적화된 VHDL로 변환하는 LabVIEW™ 알고리즘 컴파일러를 활용하여 2분 이내에 구현되며, 최소한의 자원 오버헤드로 6개의 디코더 코어를 통해 막대한 병렬 처리를 달성하고, 200 MHz에서 동작한다.

ABSTRACT

The increasing data rates expected to be of the order of Gb/s for future wireless systems directly impact the throughput requirements of the modulation and coding subsystems of the physical layer. In an effort to design a suitable channel coding solution for 5G wireless systems, in this brief we present a massively-parallel 2.48Gb/s Quasi-Cyclic Low-Density Parity-Check (QC-LDPC) decoder implementation operating at 200MHz on the NI USRP-2953R, on a single FPGA. The high-level description of the entire massively-parallel decoder was translated to a Hardware Description Language (HDL), namely VHDL, using the algorithmic compiler in the National Instruments LabVIEW Communication System Design Suite (CSDS) in approximately 2 minutes. This implementation not only demonstrates the scalability of our decoder architecture but also, the rapid prototyping capability of the LabVIEW CSDS tools. As per our knowledge, at the time of writing this paper, this is the fastest implementation of a standard compliant QC-LDPC decoder on a USRP using an algorithmic compiler.

연구 동기 및 목표

• 10 Gb/s까지의 데이터 전송 속도를 지원하는 5G mm-wave 시스템에서 고대역폭, 저지연 채널 코딩의 필요성 해결.
• 5G 물리 계층 요구사항에 적합한 확장성, 재구성 가능성, 고성능 QC-LDPC 디코더 설계.
• 엄격한 5G 대역폭 및 지연 제약 조건을 충족하기 위해 고수준 도구를 사용해 복잡한 디코딩 알고리즘의 빠른 FPGA 프로토타이핑 구현.
• 표준 SDR 플랫폼에서 계층적 아키텍처 인식 QC-LDPC 디코더의 확장성 및 성능 검증.

제안 방법

• 고성능을 위해 소프트웨어 파이프라인 처리가 적용된 계층적 QC-LDPC 디코딩 알고리즘 사용.
• LabVIEW™ 커뮤니케이션 시스템 설계 도구 모음(CSDS™)을 사용해 고수준의 그래픽 데이터플로우 언어로 디코딩 알고리즘 기술.
• LabVIEW™의 알고리즘 컴파일러를 활용해 고수준 기술을 약 2분 내로 최적화된 VHDL로 자동 생성.
• 단일 Xilinx Kintex-7 (410t) FPGA에 6개의 병렬 디코더 코어를 구현하여 HDL 수준의 수정 없이 막대한 병렬 처리 달성.
• PC와 FPGA 간 효율적인 데이터 전송을 위해 호스트-대-타겟 및 타겟-대-호스트 DMA를 사용하며, DRAM 버퍼링과 라운드로빈 프레임 분배 기법 적용.
• 고정 지연, 스태그어드 처리 방식을 통해 코어 간 병렬 처리를 구현해 고성능 및 저지연 유지.

실험 결과

연구 질문

• RQ1 고수준 도구를 사용해 소프트웨어 정의 무선 플랫폼에서 막대한 병렬 처리가 가능한 QC-LDPC 디코더를 효율적으로 프로토타이핑할 수 있는가?
• RQ2 자동 HDL 생성 기술을 사용할 경우, 단일 FPGA에서 표준 준수 QC-LDPC 디코더의 최대 달성 가능한 대역폭은 얼마인가?
• RQ3 계층적 QC-LDPC 아키텍처에서 병렬 디코더 코어 수가 증가함에 따라 자원 사용량은 어떻게 변화하는가?
• RQ4 LabVIEW™의 알고리즘 컴파일러는 복잡한 물리 계층 알고리즘의 빠른, 확장성 있는, 재구성 가능한 FPGA 구현을 어느 정도 가능하게 하는가?

주요 결과

• 단일 Xilinx Kintex-7 (410t) FPGA를 사용한 NI USRP-2953R에서 200 MHz 클럭 주파수에서 최고 2.48 Gb/s의 디코딩 대역폭 달성.
• 병렬 처리에 따른 자원 사용 증가 폭이 미미함: 총 슬라이스 사용률은 1코어 시 28%에서 6코어 시 97%로 증가하였으며, LUT, FF, BRAM 사용량은 최소한의 증가를 보임.
• 6코어 설계에 대해 알고리즘 컴파일러가 단 2.08분 만에 최적화된 VHDL를 생성하여 빠른 프로토타이핑 능력 입증.
• 2.48 Gb/s 디코더의 BER 성능은 이론적 기대치와 일치하며, BER 1e-5에서 비코딩 BPSK 대비 2.5 dB의 성능 향상 확보.
• 파이프라인 버전은 기본 버전(290 Mb/s) 대비 1.5배 높은 대역폭(420 Mb/s) 달성했으며 총 슬라이스 사용률 증가율은 2%에 불과.
• 이 구현은 확장성과 재구성 가능성을 갖추고 있으며, IEEE 802.11n, 802.16e, DVB 등 다양한 표준 준수 QC-LDPC 코드 지원 가능.