[논문 리뷰] A 5.5 ps Time-interval RMS Precision Time-to-Digital Convertor Implemented in Intel Arria 10 FPGA

Jie Kuang, Yonggang Wang|arXiv (Cornell University)|2018. 05. 31.

Advancements in PLL and VCO Technologies참고 문헌 2인용 수 5

한 줄 요약

이 논문은 20 nm 공정 프로그래머블 논리 장치에서 고정밀 시간-디지털 변환기(TDC)를 실현하기 위해, 보정된 지연선(ones-counter encoding)을 사용한 탭드 딜레이 라인(TDL) 아키텍처를 사용한 Intel Arria 10 FPGA에 구현된 고정밀 TDC를 제시한다. 네 개의 병렬 TDL을 조합하고 지연 체인 일관성을 보정함으로써, 0–50 ns 범위에서 시간 간격 측정 정밀도가 5.45 ps RMS에 도달하여 주류 FPGA에서 6 ps 이내의 분辨능을 확보하였다.

ABSTRACT

As an important part of the field programmable gate array (FPGA) market, Intel FPGA has also great potential for implementation of time-to-digital convertor (TDC). In this paper, the basic tapped delay line (TDL) TDC structure is adapted in Intel Arria 10 FPGA, which is manufactured with 20 nm process technology. Because of the serious bubble problem for FPGA made by state-of-art process, the ones counter encoding scheme is employed to maintain the delay elements in TDL resolvable for achieving high TDC time precision. The test of TDC bin width reveals that the characteristics of the delay chain are highly consistent with the fundamental structure of logic resource in the FPGA. To improve TDC time precision, four TDLs are combined parallel for final TDC implementation. Using two identical TDC channels, the average RMS precision for measurements of time-intervals in the range from 0 to 50 ns reaches 5.45 ps. The test results demonstrate that high performance TDC can be implemented in current Intel main-stream FPGAs as well.

연구 동기 및 목표

• 주류 Intel FPGA를 사용하여 6 ps 이내의 시간 간격 정밀도를 확보하는 시간-디지털 변환기 설계를 목표로 한다.
• 20 nm 공정 FPGA에 구현된 고속·고해상도 TDC에서 발생하는 버블 문제를 해결하는 것을 목표로 한다.
• FPGA 논리 자원에서 지연 요소의 일관성과 선형성을 검증하는 것을 목표로 한다.
• 고성능 TDC가 맞춤형 암시 회로 없이도 상용 FPGA에서 효율적으로 실현될 수 있음을 보여주는 것을 목표로 한다.

제안 방법

• Intel Arria 10 FPGA에서 핵심 TDC 아키텍처로 탭드 딜레이 라인(TDL) 기반의 기술을 적용한다.
• 고속 TDL에서 발생하는 버블 효과를 억제하고 지연 요소를 해소하기 위해 온즈-카운터 인식 방식을 적용한다.
• 시간 해상도 향상과 시간 간격 측정의 잡음 감소를 위해 네 개의 병렬 TDL을 사용한다.
• FPGA 논리 자원의 기본 특성과 일치하는 지연 체인 특성 보정을 수행한다.
• 시간 간격 측정의 상호 검증을 위해 동일한 두 개의 TDC 채널을 구현한다.
• 시간 간격 측정 정밀도를 0–50 ns 범위에서 RMS 오차를 성능 지표로 측정한다.

실험 결과

연구 질문

• RQ1 주류 20 nm Intel FPGA에서 6 ps 이내의 고정밀 TDC를 실현할 수 있는가?
• RQ2 온즈-카운터 인식 방식은 FPGA 기반 TDL에서 버블 효과를 어떻게 완화하는가?
• RQ3 FPGA 논리 자원의 지연 특성이 일관성 있고 선형적인 TDC 동작을 얼마나 잘 지원하는가?
• RQ4 상용 FPGA에서 병렬 TDL을 활용할 경우 시간 간격 측정 정밀도는 어느 정도 확보될 수 있는가?

주요 결과

• 0–50 ns 범위에서 TDC는 시간 간격 측정 정밀도가 5.45 ps RMS에 도달하여 6 ps 이내의 분辨능을 입증하였다.
• Arria 10 FPGA의 지연 체인 특성이 논리 자원의 기본 구조와 밀접하게 일치하여 예측 가능한 TDC 동작을 가능하게 하였다.
• 온즈-카운터 인식 방식은 고속 TDL에서 발생하는 버블 문제를 성공적으로 해결하였으며, 높은 시간 해상도를 유지하였다.
• 네 개의 병렬 TDL을 활용함으로써 시간 정밀도가 크게 향상되었고, 여러 측정 채널 간 일관성 있는 성능을 확보할 수 있었다.
• 결과적으로 고성능 TDC가 맞춤형 ASIC 설계 없이도 상용 Intel FPGA에서 효과적으로 실현될 수 있음을 확인하였다.