[논문 리뷰] A CMOS Spiking Neuron for Dense Memristor-Synapse Connectivity for Brain-Inspired Computing

Wu Xin, Vishal Saxena외 1명|arXiv (Cornell University)|2015. 06. 02.

Advanced Memory and Neural Computing참고 문헌 29인용 수 6

한 줄 요약

이 논문은 뇌에 영감을 받은 계산 시스템에서 나노스케일 메모리스터 시냅스와의 고밀도 통합을 위해 설계된 새로운 180nm CMOS 스파이크형 리커핑 인테그레이트-앤파이어 뉴런을 제안한다. 단일 옵에이프 amp(운용放大기)를 중심으로 한 재구성 가능한 아키텍처를 활용하여, 온라인 스파이크 타이밍 의존성 학습(STDP) 학습이 가능하며, 정적 전류가 뿐만 아니라 13µA의 소비 전류로도 1MΩ의 명목 저항을 가지는 10,000개의 메모리스터 시냅스에서 STDP를 에뮬레이션할 때 97%의 전력 효율을 달성한다.

ABSTRACT

Neuromorphic systems that densely integrate CMOS spiking neurons and nano-scale memristor synapses open a new avenue of brain-inspired computing. Existing silicon neurons have molded neural biophysical dynamics but are incompatible with memristor synapses, or used extra training circuitry thus eliminating much of the density advantages gained by using memristors, or were energy inefficient. Here we describe a novel CMOS spiking leaky integrate-and-fire neuron circuit. Building on a reconfigurable architecture with a single opamp, the described neuron accommodates a large number of memristor synapses, and enables online spike timing dependent plasticity (STDP) learning with optimized power consumption. Simulation results of an 180nm CMOS design showed 97% power efficiency metric when realizing STDP learning in 10,000 memristor synapses with a nominal 1MΩ memristance, and only 13μA current consumption when integrating input spikes. Therefore, the described CMOS neuron contributes a generalized building block for large-scale brain-inspired neuromorphic systems.

연구 동기 및 목표

• 뉴로모픽 시스템에서 기존 실리콘 뉴런과 메모리스터 기반 시냅스 간의 호환성 문제를 해결한다.
• 고밀도 통합 밀도를 유지하기 위해 추가적인 훈련 회로 장치가 필요로 하지 않도록 한다.
• 대규모 메모리스터-시냅스 연결성과 호환되는 뉴런 설계에서 저전력 소비를 달성한다.
• 작고 재구성 가능한 CMOS 아키텍처 내에서 온라인 스파이크 타이밍 의존성 학습(STDP) 학습을 가능하게 한다.
• 대규모 뇌에 영감을 받은 뉴로모픽 계산 시스템을 위한 일반화되고 확장 가능한 빌딩 블록을 개발한다.

제안 방법

• 단일 옵에이프 amp를 중심으로 한 재구성 가능한 CMOS 아키텍처를 활용하여 면적과 전력 오버헤드를 감소시킨다.
• 메모리스터 시냅스와의 고밀도 연결을 지원하는 스파이크형 리커핑 인테그레이트-앤파이어(LIF) 뉴런 모델을 설계한다.
• 외부 훈련 하드웨어 없이도 뉴런 회로 내부에 온라인 STDP 학습을 직접 통합한다.
• 회로 수준의 설계 최적화를 통해 전력 효율성을 향상시키며, 통합 중에 저정적 전류 작동(13µA)을 구현한다.
• 실제 메모리스터 특성을 반영한 180nm CMOS 기술에서의 시뮬레이션을 통해 성능을 검증한다.
• 단일 컴act 설계 내에서 시냅스 통합과 학습 능력 둘 다를 지원하는 통합된 회로 구조를 구현한다.

실험 결과

연구 질문

• RQ1 나노스케일 메모리스터 시냅스와의 높은 호환성과 함께 저전력 소비를 유지하면서 CMOS 스파이크 뉴런을 어떻게 설계할 수 있는가?
• RQ2 추가적인 훈련 하드웨어 없이도 온라인 STDP 학습을 작고 효율적인 CMOS 뉴런 회로에 효과적으로 통합할 수 있는가?
• RQ3 1MΩ 저항을 가지는 10,000개의 메모리스터 시냅스와 인터페이스할 경우 뉴런의 달성 가능한 전력 효율은 어느 정도인가?
• RQ4 단일 옵에이프 amp를 사용한 재구성 가능한 아키텍처는 뉴런과 메모리스터 시냅스의 확장성 있고 고밀도 통합을 어느 정도 가능하게 하는가?
• RQ5 기존의 실리콘 뉴런과 비교해 볼 때, 제안된 설계는 전력 효율성과 면적 측면에서 어떤가?

주요 결과

• 제안된 CMOS 뉴런은 명목 저항 1MΩ인 10,000개의 메모리스터 시냅스에서 STDP 학습을 수행할 때 97%의 전력 효율을 달성한다.
• 입력 스파이크 통합 중에 뉴런은 단지 13µA의 전류만 소비하여 높은 에너지 효율성을 입증한다.
• 재구성 가능한 단일 옵에이프 amp 아키텍처는 면적과 전력 오버헤드를 최소화하면서도 메모리스터 시냅스와의 고밀도 연결을 가능하게 한다.
• 외부 훈련 회로 장치 없이도 뉴런 회로 내부에 성공적으로 온라인 STDP 학습이 통합되어 시스템의 확장성을 유지한다.
• 180nm CMOS에서의 시뮬레이션 결과는 대규모 뉴로모픽 시스템에 대한 설계의 실현 가능성과 성능을 확인한다.
• 이 뉴런은 대규모 뇌에 영감을 받은 계산 시스템을 구성하는 데 적합한 일반화되고 저전력의 빌딩 블록으로 기능한다.