[논문 리뷰] A Combinational Multi-Kernel Decoder for Polar Codes

Hossein Rezaei, Nandana Rajatheva외 1명|arXiv (Cornell University)|2022. 11. 16.

Error Correcting Code Techniques인용 수 4

한 줄 요약

이 논문은 순차적 논리 대신 순환 논리로 전체 코드워드를 한 사이클 내에 디코딩할 수 있도록 하여 동적 전력을 감소시키면서도, 블록 길이가 2의 거듭제곱이 아닌 유연한 길이를 지원하는 조합 다중 커널 성능 향상 디코더를 제안한다. 이 아키텍처는 순수 조합 논리로 구성되어 있어 고속도를 달성하며, N=48일 때 812.1 Mbps의 고속도를 구현하였다. 이는 온라인 레이트 할당 및 임의의 커널 순서를 지원함으로써 유연성을 향상시켰다.

ABSTRACT

Polar codes have been selected as the channel coding scheme for control channel in the fifth generation (5G) communication system thanks to their capacity achieving characteristics. However, the traditional polar codes support only codes constructed by binary (2x2) kernel which limits the code lengths to powers of 2. Multi-kernel polar codes are proposed to achieve flexible block length. In this paper, the first combinational decoder for multi-kernel polar codes based on successive cancellation algorithm is proposed. The proposed decoder can decode pure-binary and binary-ternary (3x3) mixed polar codes. The architecture is rate-flexible with the capability of online rate assignment and supports any kernel sequences. The FPGA implementation results reveal that for a code of length N = 48, the coded throughput of 812.1 Mbps can be achieved.

연구 동기 및 목표

• 기존의 블록 길이가 2의 거듭제곱에 국한되는 전통적 펄스 코드의 한계를 해결하기 위해, 다중 커널 구조를 활용해 블록 길이를 더 유연하게 지원하는 것.
• 순차 논리 대신 조합 논리를 사용하여 다중 커널 펄스 코드를 위한 고속도, 저전력 디코더를 설계하는 것.
• 온라인 레이트 할당 및 임의의 커널 순서(이진 및 삼진 커널 혼합 포함)를 지원하여 시스템의 유연성을 향상시키는 것.
• 기존의 다중 커널 디코더보다 더 높은 코딩 처리 속도와 낮은 LUT 사용량을 달성하면서도 저전력 소비를 유지하는 것.

제안 방법

• 디코더는 전체적으로 조합 논리로 구현된 순차적 취소(Sc) 알고리즘을 사용하여 한 클럭 사이클 내에 전체 코드워드를 디코딩한다.
• 아키텍처는 순수 이진 및 이진-삼진 조합을 포함한 혼합 커널 순서를 지원하며, 커널 순서는 런타임에 지정된다.
• 면적과 전력을 최소화하기 위해 재귀적이고 피드포워드 논리 구조를 사용하며, 복잡도 분석은 비교기, 가산기, 뺄샘기 기반으로 수행된다.
• 디코더는 5비트 LLR 양자화를 사용하며, Xilinx Vivado 2019.1을 사용하여 VHDL로 구현하여 FPGA 합성 및 배치-라우팅을 수행한다.
• 메모리는 LLR를 저장하는 RAM 블록을 통해 관리되며, 목표 클럭 주파수를 확보하기 위해 레지스터 복제 기법을 사용한다.
• 서브 디코더 인코딩 회로를 수정하여 XOR 게이트 수를 감소시킴으로써 LUT 사용량을 최소화하기 위해 최적화되었다.

실험 결과

연구 질문

• RQ1 조합 논리로 구성된 디코더 아키텍처가 혼합 이진 및 삼진 커널을 가진 다중 커널 펄스 코드에 대해 고속도와 저전력 성능을 달성할 수 있는가?
• RQ2 제안된 디코더의 처리 속도와 자원 활용도는 기존의 순차적 또는 다중 인터페이스 디코더와 비교해 어떻게 다른가?
• RQ3 조합 논리를 사용할 경우 고클럭 주파수와 디코딩 지연을 유지하면서도 동적 전력 소모를 얼마나 줄일 수 있는가?
• RQ4 온라인 레이트 할당이 고속도나 면적 효율성을 희생시키지 않고 다중 커널 펄스 디코더에 효율적으로 통합될 수 있는가?

주요 결과

• 제안된 디코더는 N=48인 코드에서 812.1 Mbps의 코딩 처리 속도를 달성하여 이전의 조합 디코더보다 88.5% 높은 성능을 보였다.
• N=48일 때, 모체 코드 길이 N′=64를 사용하는 조합 단순화 코드보다 22.4% 더 높은 처리 속도를 기록하였다.
• 비교적 유사한 디코더와 비교해도, 더 높은 커널 순서의 다양성을 지원함에도 불구하고 LUT 사용량이 29.3% 적게 소모되었다.
• 고클럭 주파수에서 타이밍 클로처를 확보하기 위해 레지스터 복제를 사용함으로써, [17]과 비교해 5.8% 더 많은 레지스터를 사용하였다.
• 디코더의 복잡도는 약 N log₂N 비례하며, N=48일 때 812.1 Mbps, N=64일 때 884.6 Mbps의 처리 속도를 달성하였다.
• MK 코드(PC(192,96))의 오류 수정 성능은 펌프팅 및 단순화 방법보다 뛰어나며, 5비트 LLR 해상도에서 양자화 손실이 거의 없음을 입증하였다.