[논문 리뷰] A Comparison of High-Level Design Tools for SoC-FPGA on Disparity Map Calculation Example

Shaodong Qin, Mladen Bereković|arXiv (Cornell University)|2015. 08. 28.

CCD and CMOS Imaging Sensors참고 문헌 10인용 수 4

한 줄 요약

이 논문은 SoC-FPGA를 활용한 차분 지도 계산 가속화를 위한 고수준 설계 도구로 Vivado HLS와 Altera SDK for OpenCL를 평가한다. 두 도구 모두 빠른 하드웨어 가속기 개발을 가능하게 하며 상당한 시간 절감 효과를 보이지만, Vivado HLS는 더 높은 수준의 하드웨어 제어를 제공하지만 더 깊은 하드웨어 전문 지식이 필요하고, OpenCL는 접근성이 더 뛰어나지만 동일한 성능을 위해 더 많은 FPGA 자원을 사용한다.

ABSTRACT

Modern SoC-FPGA that consists of FPGA with embedded ARM cores is being popularized as an embedded vision system platform. However, the design approach of SoC-FPGA applications still follows traditional hardware-software separate workflow, which becomes the barrier of rapid product design and iteration on SoC-FPGA. High-Level Synthesis (HLS) and OpenCL-based system-level design approaches provide programmers the possibility to design SoC-FGPA at system-level with an unified development environment for both hardware and software. To evaluate the feasibility of high-level design approach especially for embedded vision applications, Vivado HLS and Altera SDK for OpenCL, representative and most popular commercial tools in market, are selected as evaluation design tools, disparity map calculation as targeting application. In this paper, hardware accelerators of disparity map calculation are designed with both tools and implemented on Zedboard and SoCKit development board, respectively. Comparisons between design tools are made in aspects of supporting directives, accelerator design process, and generated hardware performance. The results show that both tools can generate efficient hardware for disparity map calculation application with much less developing time. Moreover, we can also state that, more directives (e.g., interface type, array reshape, resource type specification) are supported, but more hardware knowledge is required, in Vivado HLS. In contrast, Altera SDK for OpenCL is relatively easier for software programmers who is new to hardware, but with the price of more resources usage on FPGA for similar hardware accelerator generation.

연구 동기 및 목표

• SoC-FPGA에서 임베디드 비전 응용 프로그램을 위한 고수준 합성 및 OpenCL 기반 설계의 실현 가능성 평가.
• 개발 효율성, 하드웨어 성능, 자원 활용도 측면에서 Vivado HLS와 Altera SDK for OpenCL의 비교.
• 고수준 설계 도구에서 하드웨어 제어와 프로그래머 접근성 간의 상호 상충 관계 평가.
• SoC-FPGA 개발 워크플로우에서 설계 도구 선택을 위한 실용적 통찰 제공.

제안 방법

• Zedboard에서 Vivado HLS를 사용하여 차분 지도 계산 가속기 구현.
• SoCKit 개발 보드에서 동일한 응용 프로그램을 Altera SDK for OpenCL를 사용하여 구현.
• 지원 지시어, 개발 과정의 복잡도, 생성된 하드웨어 성능 기반으로 두 도구 평가.
• 두 가속기의 성능 및 자원 사용량(LUTs, BRAMs, DSPs) 측정.
• 일致한 비교를 보장하기 위해 표준 차분 지도 계산 알고리즘을 대상 응용 프로그램으로 사용.
• 개발 시간, 자원 소비, 성능 메트릭 기반 비교 수행.

실험 결과

연구 질문

• RQ1 Vivado HLS와 Altera SDK for OpenCL는 SoC-FPGA 설계에서 개발 시간과 사용 편의성 측면에서 어떻게 비교되는가?
• RQ2 Vivado HLS와 OpenCL가 생성한 가속기 간의 차분 지도 계산 성능 차이는 무엇인가?
• RQ3 두 도구는 인터페이스 유형 및 배열 재구성과 같은 하드웨어 최적화 지시어 지원에 있어 어떻게 다를까?
• RQ4 유사한 성능를 위해 OpenCL는 HLS 대비 자원 활용도에서 얼마나 높은 오버헤드를 가지는가?
• RQ5 기존 하드웨어 지식이 각 도구의 효과성에 얼마나 큰 영향을 미치는가?

주요 결과

• Vivado HLS와 Altera SDK for OpenCL는 전통적인 하드웨어-소프트웨어 공동 설계 워크플로우 대비 개발 시간을 크게 단축시킨다.
• Vivado HLS는 더 많은 저수준 지시어(예: 인터페이스 유형, 배열 재구성, 자원 유형)를 지원하지만 더 깊은 하드웨어 지식이 필요하다.
• Altera SDK for OpenCL는 하드웨어에 익숙지 않은 소프트웨어 개발자에게 더 접근성이 뛰어나지만 동일한 성능을 위해 더 많은 FPGA 자원을 소비한다.
• 두 도구에서 생성된 가속기는 차분 지도 계산에 대해 효율적인 성능을 달성하여 고수준 설계의 임베디드 비전 응용 프로그램에 대한 실현 가능성을 입증한다.
• Vivado HLS는 더 정밀한 하드웨어 생성 제어로 인해 더 뛰어난 자원 효율성을 제공한다.
• OpenCL 기반 설계는 하드웨어 복잡성을 추상화하지만 더 높은 자원 사용량을 유발하므로 생산성과 효율성 간의 상충 관계가 있음을 시사한다.