[논문 리뷰] A Design Methodology for Efficient Implementation of Deconvolutional Neural Networks on an FPGA
이 논문은 탈로출 신경망(DCNNs)의 효율적 구현을 위한 세 단계의 FPGA 설계 방법론을 제안한다. 역순 루프, 스트라이드 홀 스킵, VLSI 최적화를 활용하여 탈로출 연산을 가속화한다. 이 방법론은 Xilinx Zynq-7000 FPGA에서 최대 성능 밀도 0.012 GOPs/DSP를 달성하였으며, 비트폭 분석을 통해 생성 품질과 자원 효율성의 균형을 이루는 데 12비트 정밀도가 최적임을 규명하였다.
In recent years deep learning algorithms have shown extremely high performance on machine learning tasks such as image classification and speech recognition. In support of such applications, various FPGA accelerator architectures have been proposed for convolutional neural networks (CNNs) that enable high performance for classification tasks at lower power than CPU and GPU processors. However, to date, there has been little research on the use of FPGA implementations of deconvolutional neural networks (DCNNs). DCNNs, also known as generative CNNs, encode high-dimensional probability distributions and have been widely used for computer vision applications such as scene completion, scene segmentation, image creation, image denoising, and super-resolution imaging. We propose an FPGA architecture for deconvolutional networks built around an accelerator which effectively handles the complex memory access patterns needed to perform strided deconvolutions, and that supports convolution as well. We also develop a three-step design optimization method that systematically exploits statistical analysis, design space exploration and VLSI optimization. To verify our FPGA deconvolutional accelerator design methodology we train DCNNs offline on two representative datasets using the generative adversarial network method (GAN) run on Tensorflow, and then map these DCNNs to an FPGA DCNN-plus-accelerator implementation to perform generative inference on a Xilinx Zynq-7000 FPGA. Our DCNN implementation achieves a peak performance density of 0.012 GOPs/DSP.
연구 동기 및 목표
- 이미지 초해상도 및 이미지 간 상호 변환과 같은 생성 시각 작업에 핵심적인 역할을 하는 탈로출 신경망(DCNNs)을 위한 효율적인 FPGA 가속기 부족 문제를 해결하기 위해.
- 성능, 전력 소모, 자원 활용도를 균형 잡는 설계 방법론을 개발하여 FPGA 상에서 DCNN 추론을 최적화하기 위해.
- 유한 정밀도 산술 하에서 생성 품질을 정량적으로 분석함으로써, DCNN 추론에 있어 가장 비용 효율적인 비트폭 정밀도를 규명하기 위해.
- 하드웨어 인식 알고리즘 적응 및 VLSI 수준 최적화를 통해 FPGA에서 고처리량, 저지연 탈로출 연산을 가능하게 하기 위해.
제안 방법
- 스트라이드 탈로출에서 발생하는 복잡한 메모리 액세스 패턴을 효율적으로 처리하기 위해 역순 루프와 스트라이드 홀 스킵을 적용한 탈로출 가속기 설계를 제안하며, 기존의 컨볼루션 가속기 아키텍처를 재사용한다.
- 세 단계의 설계 방법론을 적용한다: (1) RMMD 검정을 활용한 통계적 분석을 통한 다양한 비트폭에서의 생성 품질 평가; (2) 루프라인 모델 기반 설계 공간 탐색을 통한 메모리 대역폭과 처리량의 균형 조절; (3) 루프 전개, 파ipel라인, 레지스터 삽입, 메모리 분할을 통한 VLSI 최적화.
- 12비트 정밀도로 고정소수점 산술을 사용하며, p-value 및 전력 소모 간 트레이드오프 분석을 통해 최적으로 선정되었다. 모든 연산은 ap_fixed.h 및 스트리밍 데이터 구조를 사용하여 Vivado HLS로 구현하였다.
- Zynq-7000 시스템을 통해 훈련된 GAN 기반 DCNN(모델은 MNIST 및 CelebA 데이터셋 기반)을 FPGA에 매핑하였으며, ARM 프로세서는 데이터 전송 및 구성 관리를 담당하고, 가속기는 계산을 처리한다.
- 내부 루프에 루프 전개와 파이ipel라인을 적용하여 일관된 사이클 수로 실행되도록 하였으며, BRAM 쓰기 횟수 감소 및 핵심 경로 타이밍 향상을 위해 레지스터 삽입을 실시하였다.
- AXI-Stream 인터페이스와 BRAM 기반 내장 메모리로 구성된 블록도를 사용하여 설계를 검증하였으며, LUT 48%, DSP 95%, BRAM 48% 활용도를 달성하였다.
실험 결과
연구 질문
- RQ1DCNN 추론에 있어 생성 품질과 하드웨어 효율성을 균형 잡는 데 최적의 비트폭 정밀도는 무엇인가?
- RQ2복잡한 메모리 액세스 패턴을 가진 탈로출 연산을 FPGA 하드웨어에 효율적으로 매핑하는 방법은 무엇인가?
- RQ3DCNN에서 메모리 대역폭과 가속기 처리량 간 최적의 트레이드오프를 달성하기 위한 설계 공간 탐색 전략은 무엇인가?
- RQ4루프 전개 및 레지스터 삽입과 같은 VLSI 수준 최적화를 통해 자원 오버헤드 증가 없이 성능 향상을 어느 정도 달성할 수 있는가?
주요 결과
- 12비트 고정소수점 정밀도가 최적으로 규명되었으며, p-value × 최소 슬랙 및 p-value/전력 트레이드오프에서 최고의 성능을 보여, 생성 품질과 효율성의 균형이 가장 우수함을 입증하였다.
- 제안된 탈로출 가속기는 Xilinx Zynq-7000 FPGA에서 최대 성능 밀도 0.012 GOPs/DSP를 달성하였으며, 이는 이전의 FPGA 기반 CNN 가속기 대비 효율성 면에서 뛰어난 성능을 보였다.
- 루프라인 모델 기반 설계 공간 탐색을 통해 CelebA DCNN의 첫 번째 레이어에 최적의 구성이 규명되었으며, 최적 솔루션은 루프라인의 왼쪽 모서리에 위치하여 고처리량과 낮은 메모리 대역폭 압박을 나타내었다.
- 시각적 평가 결과, 12비트 정밀도에서 이미지 품질 저하가 거의 관찰되지 않았으며, 8비트 정밀도에서만 심각한 품질 저하가 발생함을 확인하여 통계 분석 결과를 뒷받침하였다.
- Place-and-route 후 자원 활용도는 DSP 95%, LUT 48%, FF 29%, BRAM 48%로 나타나 자원 매핑이 효율적이며, 피팅-퐁 버퍼링을 통한 추가 최적화 여력이 있음을 시사하였다.
- 이 방법론은 FPGA 상에서 고품질 생성 추론을 성공적으로 실현하였으며, MNIST 및 CelebA 데이터셋에서 유도된 얼굴 및 숫자 이미지가 12비트 정밀도에서 높은 시각적 정확도를 보였다.
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