[논문 리뷰] A High-Performance Triple Patterning Layout Decomposer with Balanced Density

Bei Yu, Yen‐Hung Lin외 4명|arXiv (Cornell University)|2014. 02. 12.

Advancements in Photolithography Techniques인용 수 5

한 줄 요약

이 논문은 밀도 균형을 모든 핵심 단계—정재성 프로그래밍(SDP), 매핑, 그래프 단순화—에 통합한 고성능 트리플 패턴 리소그래피(TPL) 레이아웃 분해기(TPL layout decomposer)를 제안한다. 이로 인해 갈림자 수와 스티치 수를 최소화하면서도 비균형 대비 14% 향상된 엣지 프레일러스 에러(EPE)를 달성하였으며, 비용은 7% 증가하고 런타임은 8% 증가하는 데 그친다.

ABSTRACT

Triple patterning lithography (TPL) has received more and more attentions from industry as one of the leading candidate for 14nm/11nm nodes. In this paper, we propose a high performance layout decomposer for TPL. Density balancing is seamlessly integrated into all key steps in our TPL layout decomposition, including density-balanced semi-definite programming (SDP), density-based mapping, and density-balanced graph simplification. Our new TPL decomposer can obtain high performance even compared to previous state-of-the-art layout decomposers which are not balanced-density aware, e.g., by Yu et al. (ICCAD'11), Fang et al. (DAC'12), and Kuang et al. (DAC'13). Furthermore, the balanced-density version of our decomposer can provide more balanced density which leads to less edge placement error (EPE), while the conflict and stitch numbers are still very comparable to our non-balanced-density baseline.

연구 동기 및 목표

• 엣지 프레일러스 에러(EPE)와 리소그래피 핫스팟을 줄이기 위해 트리플 패턴 리소그래피(TPL)에서 패턴 밀도의 균형을 이루는 데 도전한다.
• 이전의 TPL 분해기들이 갈림자 수와 스티치 수 최소화에 초점을 맞추지만 국소적 밀도 불균형으로 인한 핫스팟을 간과한다는 한계를 극복한다.
• 성능에 영향을 주지 않으면서도 핵심 분해 파이프라인에 밀도 균형을 원활하게 통합한 TPL 레이아웃 분해기를 개발한다.
• 새로운 최적화 기법을 통해 SDP 기반 TPL 분해의 확장성과 런타임 효율성을 향상시킨다.
• 밀도 균형 분해가 14nm/11nm 공정 노드에서 더 나은 리소그래피 공정 안정성과 CD 변동 감소를 이끌어내는지 입증한다.

제안 방법

• 불균형에 대한 가중 페널티 항을 포함한 밀도 인지 목적 함수를 도입하여 정재성 프로그래밍(SDP) 공식화에 밀도 균형을 통합한다.
• 지역 빈도 밀도 기반으로 색상을 할당하는 3방향 분할 기반 매핑(PM) 기법을 제안하여 갈림자 수 감소와 밀도 균형을 동시에 향상시킨다.
• 겹치는 빈 영역 전역에서 국소적 밀도 제약을 유지하면서 문제 크기를 줄이는 밀도 균형 기반 그래프 단순화를 적용한다.
• 분해 과정에서 불필요한 스티치를 제거하기 위해 레이아웃 그래프 컷 정점 스티치 금지 기법을 구현한다.
• SDP 공식화의 노드 수를 줄이기 위해 분해 그래프 정점 클러스터링을 적용하여 해답 시간을 가속화한다.
• 해결 품질을 떨어뜨리지 않으면서도 최종 색상 할당 단계의 속도를 높이기 위해 빠른 색상 할당 시도 기법을 적용한다.

실험 결과

연구 질문

• RQ1 갈림자 수와 스티치 수 최소화 성능을 떨어뜨리지 않고도 밀도 균형을 TPL 레이아웃 분해 파이프라인에 효과적으로 통합할 수 있는가?
• RQ2 국소적 밀도 균형이 전역적 밀도 균형보다 엣지 프레일러스 에러(EPE)와 리소그래피 핫스팟 감소에 더 효과적인가?
• RQ3 SDP 기반 TPL 분해에 밀도 균형을 통합할 경우 런타임과 해답 비용 측면에서 성능 오버헤드는 어느 정도인가?
• RQ4 밀도 균형 분해가 비균형 기반 최신 기술 수준의 방법에 비해 EPE를 얼마나 줄이는가?
• RQ5 제안된 SDP 기반 TPL 분해기는 대규모 산업용 레이아웃에 대해 얼마나 확장 가능한가?

주요 결과

• 제안된 밀도 균형 분해기(SDP+PM+DB)는 비균형 기반 베이스라인(SDP+PM) 대비 EPE 핫스팟 수를 14% 감소시켰으며, 비용은 7% 증가하는 데 그쳤다(갈림자 수 + 0.1×스티치 수).
• 균형 버전의 평균 런타임은 기준보다 8% 높지만, 가장 큰 벤치마크 기준으로도 6분 이내로 유지되어 타당한 수준을 유지한다. 평균 CPU 시간은 1.08배 증가하였다.
• 매우 높은 밀도의 레이아웃, 예를 들어 S38584와 S35932의 경우 EPE 분포가 평균적으로 7% 감소(1342에서 1247로)하여 리소그래피 신뢰성이 향상됨을 입증하였다.
• 이 방법은 높은 해답 품질을 유지한다: 갈림자 수와 스티치 수 비용은 평균 7% 증가하였고, EPE 감소 효과는 모든 테스트 케이스에서 일관되게 나타났다.
• SDP 공식화는 복잡도가 O(n^2.2) 이하로 유지되어 대규모 산업용 레이아웃에 대해 양호한 확장성을 보였다.
• 3방향 분할 기반 매핑과 밀도 인지 그래프 단순화의 활용은 더 나은 국소적 밀도 균형을 가능하게 하여 인접 영역의 핫스팟 위험을 직접적으로 감소시켰다.