[논문 리뷰] A High-Throughput Energy-Efficient Implementation of Successive-Cancellation Decoder for Polar Codes Using Combinational Logic

Onur Dizdar, Erdal Arıkan|arXiv (Cornell University)|2014. 12. 11.

Error Correcting Code Techniques인용 수 9

한 줄 요약

이 논문은 조합 논리 회로를 사용하여 고속도, 저전력 성능을 달성하는 펄스 코드의 연속 취소(Sc) 디코더를 제안한다. 저주파수 클럭으로 동작하면서도 병렬 처리를 통해 동적 전력을 낮춘다. 주요 기여는 긴 블록 길이에서 고속도와 저복잡도를 유지하기 위해 조합 논리와 순차 논리를 조합한 하이브리드 논리 아키텍처를 제안한 것이다. 90 nm CMOS 기술에서 최대 2.5 Gb/s의 처리 속도와 190 mW의 전력 소비를 기록하여 높은 에너지 효율성과 낮은 동적 전력을 확보하였다.

ABSTRACT

This paper proposes a high-throughput energy-efficient Successive Cancellation (SC) decoder architecture for polar codes based on combinational logic. The proposed combinational architecture operates at relatively low clock frequencies compared to sequential circuits, but takes advantage of the high degree of parallelism inherent in such architectures to provide a favorable tradeoff between throughput and energy efficiency at short to medium block lengths. At longer block lengths, the paper proposes a hybrid-logic SC decoder that combines the advantageous aspects of the combinational decoder with the low-complexity nature of sequential-logic decoders. Performance characteristics on ASIC and FPGA are presented with a detailed power consumption analysis for combinational decoders. Finally, the paper presents an analysis of the complexity and delay of combinational decoders, and of the throughput gains obtained by hybrid-logic decoders with respect to purely synchronous architectures.

연구 동기 및 목표

• 기존 동기식 SC 디코더의 처리 속도 저하 문제를 해결하기 위해, 순차적 결정 방식과 높은 클럭 주파수 요구 사항으로 인해 제약을 받는 문제를 해결한다.
• 조합 논리 회로를 사용하여 짧은~중간 길이의 블록 길이에 적합한 저전력, 고속도의 SC 디코더 아키텍처를 설계한다.
• 조합 논리와 순차 디코딩 단계를 조합한 하이브리드 논리 아키텍처를 도입하여 더 긴 블록 길이로의 적용 가능성을 확장한다.
• 기존의 파ip라인 또는 전개된 SC 디코더와 비교해 하드웨어 복잡도가 높은 설계에 비해 융통성 있고 에너지 효율적인 대안을 제공한다.
• 조합 논리와 하이브리드 논리 아키텍처를 사용한 SC 디코더의 전력 소비, 지연, 처리 속도 간의 상호 교환 관계를 분석한다.

제안 방법

• 조합 논리 기반의 SC 디코더는 완전히 병렬 논리 구조를 사용하여 단일 긴 클럭 주기 내에 모든 디코딩 연산을 수행하며, 저주파수 클럭으로 인해 동적 전력을 감소시킨다.
• 트리 구조의 조합 논리 블록을 사용하여 모든 LLR(Log-likelihood ratio) 연산을 병렬로 계산함으로써 코드워드당 지연 시간을 최소화한다.
• 하이브리드 논리 디코더는 조합 논리 단계를 순차 논리 단계의 가속기로 사용하여 전체 디코딩 지연을 감소시키고 처리 속도를 향상시킨다.
• 조합 논리 아키텍처에 파이프라인을 적용하여 처리 속도를 증가시키지만, 전력과 면적 소비가 증가하므로 성능과 효율성 간의 트레이드오프를 가능하게 한다.
• 펄스 코드의 재귀적 구조를 활용하여 단순한 디코딩 케이스(예: 레이트-0 또는 레이트-1 코드)를 식별하여 구성 코드의 계산량을 줄인다.
• ASIC 및 FPGA 구현을 통해 성능를 평가하였으며, 세부적인 전력 분석과 반평행 및 완전 동기 설계와의 처리 속도 비교를 수행하였다.

실험 결과

연구 질문

• RQ1 저주파수 클럭에서 동작함으로써 기존의 동기식 SC 디코더보다 높은 에너지 효율성을 달성할 수 있는가?
• RQ2 짧은~중간 길이의 블록 길이에서 완전히 조합 논리 기반의 SC 디코더 아키텍처가 달성할 수 있는 최대 처리 속도는 얼마인가?
• RQ3 과도한 하드웨어 복잡도 없이 조합 논리 디코더를 어떻게 긴 블록 길이로 확장할 수 있는가?
• RQ4 순수하게 반평행 또는 동기 설계와 비교했을 때 하이브리드 논리 SC 디코더의 처리 속도 향상은 얼마나 되는가?
• RQ5 조합 논리 디코더의 전력 소비는 블록 길이에 따라 어떻게 변화하며, 기존의 구현 방식 대비 에너지 효율성은 어떠한가?

주요 결과

• 조합 논리 기반의 SC 디코더는 90 nm CMOS 기술에서 신호 대 잡음비(SNR)와 무관하게 약 2.5 Gb/s의 처리 속도를 달성하며 전력 소비는 190 mW에 그친다.
• 블록 길이 $N = 2^4$에서 반평행 아키텍처 대비 최대 2.23배의 처리 속도 향상을 기록하며, $N$이 커질수록 성능 향상이 증가한다.
• 하이브리드 논리 디코더는 $N = 2^{10}$에서 501 Mb/s의 처리 속도를 기록했으며, 반평행 디코더 대비 5.9배의 성능 향상을 보이며, 더 큰 블록 길이에서 뚜렷한 향상을 보였다.
• 저주파수 클럭으로 동작함으로써 조합 논리 아키텍처는 높은 병렬 처리에도 불구하고 동적 전력을 크게 감소시켜 매우 높은 에너지 효율성을 확보하였다.
• 조합 논리 디코더에 파이프라인을 적용하면 처리 속도가 증가하지만 전력과 면적 소비가 증가하므로 성능 트레이드오프를 조정할 수 있다.
• 지연과 복잡도에 대한 분석 공식이 사후 합성 결과와 밀도적으로 일치하여 설계 모델의 타당성을 검증하고 성능 예측의 정확성을 보장하였다.