[논문 리뷰] A High-Throughput Multi-Mode LDPC Decoder for 5G NR

Sina Pourjabar, Gwan Choi|arXiv (Cornell University)|2021. 02. 25.

Error Correcting Code Techniques참고 문헌 15인용 수 4

한 줄 요약

이 논문은 5G NR를 위한 고-throughput, 다중 모드 LDPC 디코더를 부분 병렬 아키텍처와 플러드 스케줄링을 사용하여 제안한다. 최대 라이징 크기 96까지의 코드 레이트 및 길이를 지원하며, 더 작은 라이징 크기(Z ≤ 48 및 Z ≤ 24)에서는 병렬성을 동적으로 증가시켜 최고 성능을 유지한다. 28 nm CMOS에서 13.46 Gbps의 성능을 달성하였으며, 면적은 1.03 mm², 전력 소비는 229 mW이다.

ABSTRACT

This paper presents a partially parallel low-density parity-check (LDPC) decoder designed for the 5G New Radio (NR) standard. The design is using a multi-block parallel architecture with a flooding schedule. The decoder can support any code rates and code lengths up to the lifting size Zmax= 96. To compensate for the dropped throughput associated with the smaller Z values, the design can double and quadruple its parallelism when lifting sizes Z<= 48 and Z<= 24 are selected respectively. Therefore, the decoder can process up to eight frames and restore the throughput to the maximum. To simplify the design's architecture, a new variable node for decoding the extended parity bits present in the lower code rates is proposed. The FPGA implementation of the decoder results in a throughput of 2.1 Gbps decoding the 11/12 code rate. Additionally, the synthesized decoder using the 28 nm TSMC technology, achieves a maximum clock frequency of 526 MHz and a throughput of 13.46 Gbps. The core decoder occupies 1.03 mm2, and the power consumption is 229 mW.

연구 동기 및 목표

• 5G 뉴 라디오(NR) 시스템에서 고-throughput, 유연한 LDPC 디코딩의 필요성을 해결한다.
• 최대 라이징 크기 96까지의 가변 코드 레이트 및 코드 길이를 지원한다.
• 특히 성능이 저하되는 경향이 있는 낮은 레이트에서의 고-throughput를 유지한다.
• 낮은 레이트 코드에서 확장된 패리티 비트를 처리하기 위해 새로운 변수 노드를 도입함으로써 디코더 아키텍처를 단순화한다.
• 최소한의 면적 및 전력 오버헤드로 FPGA 및 ASIC 모두에서 높은 성능을 달성한다.

제안 방법

• 면적과 성능의 균형을 위해 부분 병렬 아키텍처와 플러드 스케줄링을 채택한다.
• 동적 병렬성 구현: Z ≤ 48일 경우 병렬성 두 배, Z ≤ 24일 경우 네 배로 증가시켜 더 작은 라이징 크기에서의 성능 저하를 보완한다.
• 낮은 레이트 코드에서 확장된 패리티 비트를 효율적으로 디코딩하기 위해 새로운 변수 노드 구조를 도입하여 아키텍처 복잡성을 감소시킨다.
• 다중 블록 병렬 설계를 통해 계산을 여러 처리 단위에 분산시켜 성능 확장성을 향상시킨다.
• 합성 기반 최적화를 통해 28 nm TSMC 기술에서 고주파수 및 저전력 소비를 달성한다.
• FPGA 프로토타이핑 및 ASIC 합성을 통해 성능을 검증하며, 주로 성능, 면적, 전력 지표에 중점을 둔다.

실험 결과

연구 질문

• RQ1 어떻게 LDPC 디코더가 5G NR 코드 레이트 전반에서 고-throughput를 유지할 수 있는가? 특히 확장된 패리티 비트를 가진 낮은 레이트 코드에서 성능 저하를 방지할 수 있는가?
• RQ2 어떤 아키텍처 기법이 더 작은 라이징 크기에서의 성능 저하를 보완하기 위해 병렬성을 동적으로 스케일링할 수 있는가?
• RQ3 낮은 레이트 코드에서 확장된 패리티 비트를 처리하는 복잡성을 성능 저하 없이 어떻게 감소시킬 수 있는가?
• RQ4 28 nm CMOS 기술에서 고-throughput LDPC 디코더의 구현 가능한 성능, 면적, 전력 효율성은 어느 정도인가?
• RQ5 단일 다중 모드 디코더 설계가 최소한의 면적 및 전력 오버헤드로 5G NR의 모든 코드 레이트 및 길이를 효과적으로 지원할 수 있는가?

주요 결과

• FPGA 구현은 11/12 코드 레이트 디코딩에서 2.1 Gbps의 성능을 달성한다.
• 28 nm TSMC 기술에서의 ASIC 합성 결과 최대 클럭 주파수는 526 MHz이며, 최고 성능은 13.46 Gbps이다.
• 코어 디코더는 면적이 단지 1.03 mm²에 불과하여 높은 면적 효율성을 보여준다.
• 정점 동작 조건에서 전력 소비는 229 mW로 측정되어 고-throughput 동작에서도 저전력 효율성을 나타낸다.
• 동적 병렬성 메커니즘이 Z ≤ 48 및 Z ≤ 24일 경우 각각 병렬성을 두 배, 네 배로 증가시켜 정점 성능을 성공적으로 복원한다.
• 확장된 패리티 비트를 처리하기 위해 제안된 변수 노드는 아키텍처를 단순화하고 낮은 레이트 디코딩 모드에서 하드웨어 복잡성을 감소시킨다.