[논문 리뷰] A New Dual-Material Double-Gate (DMDG) Nanoscale SOI MOSFET - Two-dimensional Analytical Modeling and Simulation

G. Venkateshwar Reddy, M. Jagadesh Kumar|arXiv (Cornell University)|2010. 08. 18.

Advancements in Semiconductor Devices and Circuit Design참고 문헌 14인용 수 5

한 줄 요약

이 논문은 단락 채널 효과를 억제하기 위해 이중 재료로 된 전면 게이트를 갖춘 새로운 이중 재료 이중 게이트(Dual-Material Double-Gate, DMDG) 실리콘 온 인슐레이터(SOI) MOSFET를 제안한다. 표면 전위 프로파일에 단계를 도입함으로써, 소스-드레인 전위의 효과적인 스크리닝이 가능해져 드레인 유도 장벽 강하(Drain-Induced Barrier Lowering, DIBL)가 감소하고, 기존의 이중 게이트 SOI MOSFET에 비해 전도도 기울기(transconductance)는 증가하고 드레인 전도도(drain conductance)는 감소하여 성능이 향상된다.

ABSTRACT

In this paper, we present the unique features exhibited by modified asymmetrical Double Gate (DG) silicon on insulator (SOI) MOSFET. The proposed structure is similar to that of the asymmetrical DG SOI MOSFET with the exception that the front gate consists of two materials. The resulting modified structure, Dual Material Double Gate (DMDG) SOI MOSFET, exhibits significantly reduced short channel effects when compared with the DG SOI MOSFET. Short channel effects in this structure have been studied by developing an analytical model. The model includes the calculation of the surface potential, electric field, threshold voltage and drain induced barrier lowering. A model for the drain current, transconductance, drain conductance and voltage gain is also discussed. It is seen that short channel effects in this structure are suppressed because of the perceivable step in the surface potential profile, which screens the drain potential. We further demonstrate that the proposed DMDG structure provides a simultaneous increase in the transconductance and a decrease in the drain conductance when compared with the DG structure. The results predicted by the model are compared with those obtained by two-dimensional simulation to verify the accuracy of the proposed analytical model.

연구 동기 및 목표

• 나노스케일 SOI MOSFET에서 지속적인 단락 채널 효과가 장치 성능과 확장성에 악영향을 미치는 문제를 해결하기 위해.
• 이중 게이트 SOI 구조의 전자기적 제어를 향상시키기 위해 이중 재료 게이트 구조를 도입하기 위해.
• 표면 전위, 전기장, 임계 전압 등의 주요 장치 특성에 대한 정확한 2차원 분석 모델을 개발하기 위해.
• 기존의 이중 게이트 SOI MOSFET에 비해 전도도 기울기 증가 및 드레인 전도도 감소와 같은 향상된 성능 지표를 입증하기 위해.
• 분석 모델의 정확성과 신뢰성을 확보하기 위해 2차원 수치 시뮬레이션과의 비교를 통해 검증하기 위해.

제안 방법

• 실리콘 바디 내에서 푸아송 방정식을 기반으로 한 2차원 분석 모델을 개발하여, 이중 재료 게이트의 영향을 받는 표면 전위를 구했다.
• 실리콘-산화물 인터페이스 및 게이트-산화물 접합에서의 경계 조건을 통합하여 전위 분포를 정확히 모델링했다.
• 유도된 전위 프로파일을 바탕으로 임계 전압과 드레인 유도 장벽 강하(DIBL)를 계산하여 단락 채널 효과를 정량화했다.
• 분석 전위 해를 기반으로 드레인 전류, 전도도 기울기, 드레인 전도도, 전압 이득에 대한 수식을 도출했다.
• 분석 결과의 정확성과 신뢰성을 확보하기 위해 2차원 수치 시뮬레이션과의 비교를 수행했다.
• 전면 게이트에 단계적인 일함수 프로파일을 활용하여 드레인 영향을 스크리닝하는 전위 장벽을 생성했다.

실험 결과

연구 질문

• RQ1 이중 게이트 SOI MOSFET에 이중 재료 게이트를 도입할 경우 단락 채널 효과 억제에 어떤 영향을 미치는가?
• RQ2 이중 재료 게이트 구조가 표면 전위 프로파일에 미치는 영향은 무엇이며, 드레인 전위 스크리닝에 어떤 역할을 하는가?
• RQ3 기존의 이중 게이트 SOI MOSFET에 비해 DMDG 구조가 전도도 기울기 향상과 드레인 전도도 감소에 얼마나 기여하는가?
• RQ4 2차원 분석 모델이 임계 전압 및 DIBL와 같은 주요 장치 파라미터를 얼마나 정확하게 예측하는가?
• RQ5 이중 재료 게이트의 일함수 차이와 그로 인한 전자기적 전위 조절 간의 관계는 어떠한가?

주요 결과

• 표면 전위 프로파일에 눈에 띄는 단계가 존재함으로써 DMDG SOI MOSFET는 단락 채널 효과가 현저히 감소한다. 이는 드레인 전위의 스크리닝 효과를 향상시킨다.
• 분석 모델은 장치 동작을 정확하게 예측하며, 2차원 수치 시뮬레이션 결과와 매우 밀접하게 일치한다.
• 기존의 이중 게이트 SOI MOSFET에 비해 DMDG 구조는 전도도 기울기 증가와 드레인 전도도 감소를 동시에 달성한다.
• 드레인 유도 장벽 강하(DIBL)는 DMDG 구조에서 효과적으로 억제되어 전자기적 제어가 향상됨을 나타낸다.
• 이중 재료 게이트 구성 덕분에 임계 전압가 게이트 길이 변화에 대해 더 안정적이고 덜 민감하다.
• 제안된 분석 모델은 향상된 확장성과 성능을 갖춘 고성능 나노스케일 SOI MOSFET 설계를 위한 신뢰할 수 있는 프레임워크를 제공한다.