[논문 리뷰] A New Gate for Optimal Fault Tolerant & Testable Reversible Sequential Circuit Design.

Vishal Pareek|arXiv (Cornell University)|2014. 10. 09.

Quantum Computing Algorithms and Architecture참고 문헌 23인용 수 3

한 줄 요약

이 석사학위논문은 새로운 파리티 보존 가역 게이트인 Pareek 게이트를 제안하고, 최적화되고, 고장 내성이며, 테스트 가능한 가역 순차회로를 설계한다. 이는 D, R-S, J-K, T 플립플롭, 시프트 레지스터, 카운터를 포함한다. 제안된 설계는 기존의 가역 회로에 비해 게이트 수, 불필요 출력, 상수 입력, 양자 비용 측면에서 뚜렷한 향상을 이루었으며, 단일 고장 및 스탑-애트 고장에 대한 온라인 및 오프라인 테스트 가능성에 새로운 기여를 한다.

ABSTRACT

With phenomenal growth of high speed and complex computing applications, the design of low power and high speed logic circuits have created tremendous interest. Conventional computing devices are based on irreversible logic and further reduction in power consumption and/or increase in speed appears non-promising. Reversible computing has emerged as a solution looking to the power and speed requirements of future computing devices. In reversible computing logic gates used are such that input can be generated by reversing the operation from output. A number of reversible combinational circuits have been developed but the growth of sequential circuits was not significant due to feedback and fanout was not allowed. However, allowing feedback in space, a very few sequential logic blocks i.e. flip-flops have been reported in literature. In order to develop sequential circuits, flip-flops are used in conventional circuits. Also good circuit design methods, optimized and fault tolerant designs are also needed to build large, complex and reliable circuits in conventional computing. Reversible flip-flops are the basic memory elements that will be the building block of memory for reversible computing and quantum computing devices. In this dissertation we plan to address above issues. First we have proposed a Pareek gate suitable for low-cost flip-flops design and then design methodology to develop flip-flops are illustrated. Further almost all flip-flops and some example circuit have been developed and finally these circuits have been converted into fault tolerant circuits by preserving their parity and designs of offline as well as online testable circuits have been proposed. In this dissertation work, we have also compared quantum cost as well as other parameters with existing circuits and shown a significant improvement in almost all parameters.

연구 동기 및 목표

• . 새로운 파리티 보존 가역 게이트를 설계하여 순차회로 구축을 향상시키기.
• . 최소한의 하드웨어 복잡도와 양자 비용을 갖춘 최적화된 가역 플립플롭(D, R-S, J-K, T)을 개발하기.
• . 단일 비트 및 스탑-애트 고장을 탐지할 수 있는 고장 내성 가역 순차 요소를 구현하기.
• . 가역 D 플립플롭에 대한 새로운 오프라인 및 온라인 테스트 가능성 메커니즘을 도입하기.
• . 최소 자원 오버헤드를 갖는 효율적인 가역 시프트 레지스터 및 카운터를 설계하기.

제안 방법

• . 파리티 보존 기능을 갖춘 새로운 가역 논리 게이트인 Pareek 게이트를 도입한다.
• . Toffoli 및 CNOT 게이트를 사용하여 Pareek 게이트를 실현하고, 양자 회로 구현을 수행한다.
• . 제안된 게이트를 사용하여 게이트 수와 불필요 출력을 최소화하는 양성 및 음성 레벨 D, R-S, J-K, T 플립플롭을 설계한다.
• . 고장 내성을 향상시키기 위해 마스터슬레이브 및 듀얼 에지 트리거드 D 플립플롭을 구현한다.
• . 파리티 기반 고장 탐지를 사용하여 D 플립플롭에 대한 오프라인 및 온라인 테스트 가능성 기법을 제안한다.
• . 최적화된 자원 사용을 갖는 가역 SIPO, PISO 시프트 레지스터 및 시프트 레지스터 카운터를 설계한다.

실험 결과

연구 질문

• RQ1 . 어떻게 순차회로에서 자원 오버헤드를 줄이고 파리티를 보존하는 새로운 가역 게이트를 설계할 수 있는가?
• RQ2 . 최소한의 양자 비용과 불필요 출력을 갖는 가역 D, R-S, J-K, T 플립플롭의 최적 구현은 무엇인가?
• RQ3 . 어떻게 단일 비트 및 스탑-애트 고장 탐지를 위한 고장 내성을 효과적으로 가역 순차회로에 통합할 수 있는가?
• RQ4 . 가역 D 플립플롭에 대한 가장 효과적인 오프라인 및 온라인 테스트 가능성 전략은 무엇인가?
• RQ5 . 어떻게 최소 자원 소비를 위해 가역 논리에서 시프트 레지스터 및 카운터를 최적화할 수 있는가?

주요 결과

• . 제안된 Pareek 게이트는 기존의 가역 게이트에 비해 게이트 수와 양자 비용을 감소시킨다.
• . 가역 D 플립플롭 설계는 이전 연구에 비해 게이트 수와 불필요 출력을 30-40% 감소시켰다.
• . 고장 내성 D 플립플롭 설계는 최소한의 면적 오버헤드로 스탑-애트 및 단일 비트 고장을 탐지할 수 있다.
• . 가역 논리에서 처음으로 온라인 테스트 가능한 D 플립플롭 설계가 제안되었으며, 실시간 고장 탐지를 가능하게 한다.
• . 가역 시프트 레지스터 및 카운터 설계는 양자 비용과 하드웨어 복잡도 측면에서 뚜렷한 향상을 보였다.
• . 제안된 설계는 비용 효율적이며, 향후 신소재 나노기술을 활용한 가역 컴퓨팅 시스템에 적합하다.