[논문 리뷰] A Novel Interconnect Camouflaging Technique using Transistor Threshold Voltage

Jae-Won Jang, Swaroop Ghosh|arXiv (Cornell University)|2017. 05. 07.

Physical Unclonable Functions (PUFs) and Hardware Security참고 문헌 12인용 수 3

한 줄 요약

이 논문은 소자 임계전압을 이용해 인터커넥트 연결성을 은폐하는 새로운 인터커넥트 캄플라주 기법을 제안한다. 이는 역설계를 매우 어렵게 만들며, 임계전압으로 정의된 패assing 트anz이스터 멀티플렉서(mux)를 활용해 최소한의 면적, 지연 및 전력 오버헤드로 높은 보안성을 달성한다. 이로 인해 역설계 노력은 최대 33% 감소되며, 정상 동작과 신뢰성은 유지된다.

ABSTRACT

Semiconductor supply chain is increasingly getting exposed to variety of security attacks such as Trojan insertion, cloning, counterfeiting, reverse engineering (RE) and piracy of Intellectual Property (IP) due to involvement of untrusted parties. Camouflaging of gates has been proposed to hide the functionality of gates. However, gate camouflaging is associated with significant area, power and delay overhead. In this paper, we propose camouflaging of interconnects using multiplexers (muxes) to protect the IP. A transistor threshold voltage-defined pass transistor mux is proposed to prevent its reverse engineering since transistor threshold voltage is opaque to the adversary. The proposed mux with more than one input, hides the original connectivity of the net. The camouflaged design operates at nominal voltage and obeys conventional reliability limits. A small fraction of nets can be camouflaged to increase the RE effort extremely high while keeping the overhead low. We propose controllability, observability and random net selection strategy for camouflaging. Simulation results indicate 15-33% area, 25-44% delay and 14-29% power overhead when 5-15% nets are camouflaged using the proposed 2:1 mux. By increasing the mux size to 4:1, 8:1, and 16:1, the RE effort can be further improved with small area, delay, and power penalty.

연구 동기 및 목표

• 신뢰할 수 없는 반도체 공급망에서 증가하는 IP 침해, 위조 및 역설계 위협을 해결하기 위해.
• 높은 면적, 전력 및 지연 오버헤드를 유발하는 게이트 수준의 캄플라주 기법의 한계를 극복하기 위해.
• 회로 기능성과 신뢰성을 유지하면서 최소한의 오버헤드를 갖춘 인터커넥트 캄플라주 방법을 개발하기 위해.
• 역설계에 필요한 노력 증가를 통해 지적재산권을 효과적으로 보호하기 위해.
• 표준 설계 플로우와의 호환성을 확보하기 위해 정상 전압에서 작동하고 전통적인 신뢰성 제약을 준수하기 위해.

제안 방법

• 인터커넥트를 캄플라주하기 위해 소자 임계전압으로 정의된 패assing 트anz이스터 멀티플렉서(mux)를 제안한다.
• 원래 넷 연결성을 적대자로부터 숨기기 위해 하나 이상의 입력을 갖는 멀티플렉서를 사용한다.
• 소자 임계전압의 투명성 덕분에 역설계를 방지한다. 이는 측정하거나 추출하기 어렵기 때문이다.
• 캠플라주할 넷을 선택하기 위해 가시성 및 제어 가능성 기반 전략을 구현한다.
• 역설계 복잡성을 더욱 높이기 위해 무작위 넷 선택 전략을 적용한다.
• 2:1, 4:1, 8:1 및 16:1 멀티플렉서를 사용하여 캄플라주 효율성과 보안성을 확장하며, 오버헤드는 점진적으로 증가한다.

실험 결과

연구 질문

• RQ1 임계전압으로 정의된 패assing 트anz이스터를 사용한 인터커넥트 캄플라주 기법이 실제로 역설계 노력에 효과적으로 기여하는가?
• RQ2 면적, 지연 및 전력 오버헤드 측면에서 게이트 수준의 캄플라주 기법과 비교해 본다면 제안된 방법은 어떠한가?
• RQ3 멀티플렉서 크기를 확장함에 따라 캄플라주 강도와 하드웨어 오버헤드 사이의 상호 교환 관계는 어떠한가?
• RQ4 제안된 기법이 표준 공정 조건에서 정상 동작과 신뢰성을 유지할 수 있는가?
• RQ5 가시성, 제어 가능성 및 무작위 넷 선택 전략의 조합이 캄플라주 보안성을 극대화하는 데 얼마나 효과적인가?

주요 결과

• 2:1 멀티플렉서를 사용해 5–15%의 넷을 캄플라주하면 면적 오버헤드는 15–33%, 지연 오버헤드는 25–44%, 전력 오버헤드는 14–29%가 된다.
• 멀티플렉서 크기를 4:1, 8:1 및 16:1으로 증가시키면 오버헤드 증가 폭이 미미하지만 역설계 저항력은 더욱 향상된다.
• 제안된 방법은 정상 전압에서 작동하며 전통적인 신뢰성 제약을 준수한다.
• 임계전압으로 정의된 패assing 트anz이스터의 사용으로 인해 적대자에게 소자 기본 파라미터가 투명하게 유지된다.
• 가시성, 제어 가능성 및 무작위 넷 선택 전략의 조합은 역설계의 복잡성을 크게 증가시킨다.
• 시뮬레이션 결과는 이 기법이 성능 및 자원 사용에 미치는 영향을 최소화하면서도 강력한 보안성을 확보함을 확인한다.