[논문 리뷰] A real-time, scalable, fast and highly resource efficient decoder for a quantum computer

Ben Barber, Kenton M. Barnes외 11명|arXiv (Cornell University)|2023. 09. 11.

Quantum Computing Algorithms and Architecture인용 수 7

한 줄 요약

이 논문은 표면 코드 양자 오류 수정을 위한 실시간, 확장 가능하고 자원 소모가 매우 적은 하드웨어 디코더인 충돌 클러스터링(CC) 디코더를 소개한다. FPGA 및 ASIC에 구현된 이 디코더는 거리-23 표면 코드에서 210 ns의 하위 마이크로초 디코딩을 달성하며, 단지 0.06 mm²의 면적과 8 mW의 전력 소비로, 대규모에서 실용적인 고장 내성 양자 계산을 가능하게 한다.

ABSTRACT

To unleash the potential of quantum computers, noise effects on qubits' performance must be carefully managed. The decoders responsible for diagnosing noise-induced computational errors must use resources efficiently to enable scaling to large qubit counts and cryogenic operation. Additionally, they must operate at speed, to avoid an exponential slowdown in the logical clock rate of the quantum computer. To overcome such challenges, we introduce the Collision Clustering decoder and implement it on FPGA and ASIC hardware. We simulate logical memory experiments using the leading quantum error correction scheme, the surface code, and demonstrate MHz decoding speed - matching the requirements of fast-operating modalities such as superconducting qubits - up to an 881 and 1057 qubits surface code with the FPGA and ASIC, respectively. The ASIC design occupies 0.06 mm$^2$ and consumes only 8 mW of power. Our decoder is both highly performant and resource efficient, unlocking a viable path to practically realising fault-tolerant quantum computers.

연구 동기 및 목표

• 초전도 양자 프로세서가 요구하는 1 MHz 이상의 속도로 실시간, 저지연 디코딩을 수행함으로써 논리 클럭 속도의 지수적 감소를 방지하기 위한 필수적인 요구사항을 해결한다.
• 소프트웨어 디코더의 한계를 극복한다. 소프트웨어 디코더는 비결정성 있는 지연을 겪으며 대규모 양자 시스템에서 실시간 운영에 비추상화될 수 없다.
• 냉각 제어 시스템의 엄격한 전력 예산(예: 10 mW대)을 고려해도 통합이 가능한 전력 효율적이고 면적 최적화된 하드웨어 디코더를 설계한다.
• 모듈러하고 거리 함수 기반의 설계를 통해 다양한 코드 거리와 오류 모델에 대한 확장성과 유연성을 확보한다.
• 미래의 유틸리티 규모의 양자 컴퓨터에 부합하는 엄격한 성능, 전력, 면적 제약 조건을 충족하는 FPGA 및 ASIC 구현을 통해 실현 가능성을 입증한다.

제안 방법

• 표면 코드 디코딩에 특화된 하드웨어 최적화된 유니온-펑 알고리즘의 변종인 충돌 클러스터링(CC) 디코더를 제안한다.
• 디코딩 그래프를 거리 계산 함수로 인코딩하여, 핵심 아키텍처를 재설계하지 않고도 다양한 코드 거리에 동적으로 적응할 수 있도록 한다.
• 고처리량과 하위 마이크로초 디코딩 지연을 달성하기 위해 파이프라인화되고 병렬화된 마이크로아키텍처를 구현한다.
• 큰 온칩 저장소를 피하기 위해 압축된 거리 함수와 실시간 계산에 의존하는 메모리 효율적인 설계를 사용한다.
• 논리 복잡도를 최소화하고 고급 CMOS 공정 노드(12 nm FinFET)를 활용하여 저전력 및 소형 면적을 최적화한다.
• 실제 회로 수준의 노이즈 모델(p = 0.1%) 하에서 큰 거리의 표면 코드 인스턴스(최대 거리 23)에 대한 시뮬레이션을 통해 설계를 검증한다.

Figure 1: Quantum Error Correction using a rotated planar surface code. (a) The logical information is encoded by combining multiple physical qubits laid out on a surface (orange and teal grid). The physical qubits can be divided into data qubits ( $D_{i}$ , empty circles) encoding the state, and sy

실험 결과

연구 질문

• RQ1 초전도 양자 프로세서가 요구하는 1 MHz 이상의 속도로 양자 오류 수정 심볼을 실시간으로 디코딩할 수 있는 하드웨어 디코더가 가능한가?
• RQ2 고처리량과 저지연을 유지하면서도 면적과 전력 소비가 매우 적은 하드웨어 디코더를 설계할 수 있는가?
• RQ3 아키텍처 재구성 없이 다양한 표면 코드 거리와 노이즈 모델을 지원하기 위해 디코더를 어떻게 확장성 있고 민감하게 만들 수 있는가?
• RQ4 CC 디코더의 성능을 FPGA 및 ASIC과 같은 실제 하드웨어 플랫폼에서 얼마나 잘 입증할 수 있는가?
• RQ5 제한된 전력 예산(예: 10 mW대)이 있는 냉각 제어 시스템에 성능을 저하시키지 않고 통합할 수 있는가?

주요 결과

• CC 디코더는 FPGA 및 ASIC 모두에서 1 MHz 이상의 디코딩 주파수를 달성하여 초전도 양자 컴퓨터에 요구되는 엄격한 실시간 요구 조건을 충족한다.
• Xilinx Ultrascale+ XCVU3P FPGA에서 거리-21 표면 코드를 810 ns에 디코딩하며, 가용 논리 요소의 4.5%만을 사용한다.
• 12 nm FinFET ASIC에서 거리-23 표면 코드를 210 ns에 디코딩하며, 면적은 단지 0.06 mm², 전력 소비는 8 mW이다.
• 디코더의 설계는 자원 소모가 매우 적어 냉각 제어 시스템에 통합하기에 적합하다.
• 거리 함수 추상화의 사용으로 핵심 논리 회로나 메모리 아키텍처를 변경하지 않고도 다양한 코드 거리에 대한 유연성을 확보할 수 있다.
• 결과적으로 CC 디코더는 확장 가능하고 빠르며 실용적인 미래의 고장 내성 양자 계산 시스템에 대한 실제 구현 가능성을 입증한다.

Figure 2: Collision clustering decoder. (a) Schematic of the CC decoder on an example of a single round of a rotated planar surface code. First, in the Init step, the data structures are initialised with every defect being its own parent. In the main loop, the Grow step calculates the validity of th