[논문 리뷰] A Reconfigurable Vector Instruction Processor for Accelerating a Convection Parametrization Model on FPGAs

Syed Waqar Nabi, Saji N. Hameed외 1명|arXiv (Cornell University)|2015. 04. 17.

Parallel Computing and Optimization Techniques참고 문헌 7인용 수 7

한 줄 요약

이 논문은 과학적 커널을 FPGA에서 가속화하기 위한 재구성 가능한 벡터 명령어 프로세서 아키텍처를 제안한다. 특히, Flexpart 대기확산 모델의 계산적으로 집약적인 대류 파rametrization 커널을 대상으로 한다. 구성 가능한 산술 단위를 가진 커스터마이즈된 벡터 프로세서 어레이를 사용함으로써, 자원 활용 효율성을 유지하면서 최대 20배의 성능 향상을 달성하였다. 이는 과학계산에서 FPGA 기반 HPC를 위한 자동화된 고수준 언어 컴파일링을 위한 실현 가능한 길을 보여준다.

ABSTRACT

High Performance Computing (HPC) platforms allow scientists to model computationally intensive algorithms. HPC clusters increasingly use General-Purpose Graphics Processing Units (GPGPUs) as accelerators; FPGAs provide an attractive alternative to GPGPUs for use as co-processors, but they are still far from being mainstream due to a number of challenges faced when using FPGA-based platforms. Our research aims to make FPGA-based high performance computing more accessible to the scientific community. In this work we present the results of investigating the acceleration of a particular atmospheric model, Flexpart, on FPGAs. We focus on accelerating the most computationally intensive kernel from this model. The key contribution of our work is the architectural exploration we undertook to arrive at a solution that best exploits the parallelism available in the legacy code, and is also convenient to program, so that eventually the compilation of high-level legacy code to our architecture can be fully automated. We present the three different types of architecture, comparing their resource utilization and performance, and propose that an architecture where there are a number of computational cores, each built along the lines of a vector instruction processor, works best in this particular scenario, and is a promising candidate for a generic FPGA-based platform for scientific computation. We also present the results of experiments done with various configuration parameters of the proposed architecture, to show its utility in adapting to a range of scientific applications.

연구 동기 및 목표

• 도메인 과학자들이 저수준 하드웨어 전문 지식 없이도 FPGA 기반 HPC를 더 쉽게 이용할 수 있도록 하기 위해 프로그래밍을 단순화하고 기존 코드의 자동 컴파일링을 가능하게 한다.
• 기존 FPGA 프로그래밍의 한계, 즉 낮은 이식성, 표준화 부족, 높은 학습 곡선 문제를 해결한다.
• 단일 FPGA 공처리기 설계 내에서 쓰레드 수준, 파이프라인 수준, 데이터 수준의 병렬성을 다각도로 효율적으로 활용하기 위한 아키텍처적 트레이드오프를 탐색한다.
• 다양한 과학적 커널, 특히 비정규적 또는 복잡한 데이터 종속성을 가진 커널에 대해 컴파일 타임에 맞춤형으로 설정 가능한 융통성 있는 재구성 가능한 아키텍처를 개발한다.
• 고수준 언어에서 FPGA로의 컴파일링을 가능하게 하기 위해 코드 메모리 매핑과 명령어 실행을 효율적으로 지원하는 소프트웨어 기반 프로그래머블 벡터 프로세서를 설계함으로써 고수준 언어 컴파일링을 실현한다.

제안 방법

• 스칼라 프로세서, 파이프라인 프로세서, 그리고 각 처리 요소당 다수의 산술 단위를 갖춘 벡터 프로세서를 설계하고 평가한다.
• 지정된 명령어 메모리와 구성 가능한 산술 단위(가산기, 곱셈기, 나눗셈기)를 갖춘 하버드 아키텍처 기반의 벡터 프로세서를 구현하여 데이터 수준 병렬성을 지원한다.
• 고수준 합성(HLS)과 하드웨어 기술 언어(Verilog)를 사용하여 FPGA 상에서 벡터 프로세서 아키텍처를 구현하고 최적화한다.
• 산술 단위의 수를 체계적으로 변화시켜 자원 활용과 지연 시간 간의 트레이드오프를 평가한다(예: 1-1-1, 8-8-8, 8-8-24).
• 대칭 및 비대칭 구성 방식의 산술 단위를 비교하여 성능 대비 자원 소비 비율이 최적인 조합을 도출하며, 특히 순차적 단위인 나눗셈기의 영향을 집중적으로 분석한다.
• 대부분의 과학적 워크로드를 대표하는 Flexpart 대류 커널을 사용하여, 벡터 아키텍처를 스칼라 및 파이프라인 대비로 성능 비교한다.

실험 결과

연구 질문

• RQ1 저수준 하드웨어 전문 지식 없이도 과학자들이 FPGA 기반 과학적 커널 가속화를 더 쉽게 이용할 수 있도록 할 수 있는 방법은 무엇인가?
• RQ2 스칼라, 파이프라인, 데이터 수준 병렬성을 동시에 효율적으로 활용하면서도 자원 활용 효율성을 유지하는 데 가장 적합한 아키텍처 구성은 무엇인가?
• RQ3 성능을 극대화하기 위해 산술 단위의 복제(특히 나눗셈기)와 자원 소비 간의 최적 균형은 무엇인가?
• RQ4 재구성 가능한 벡터 프로세서 아키텍처는 고수준 기존 코드(C/C++ 등)를 최소한의 수동 조작으로 FPGA 하드웨어로 완전 자동 컴파일링할 수 있는가?
• RQ5 구성 가능한 산술 단위를 갖춘 벡터 프로세서의 성능은 실제 대기 모델링 커널을 가속화할 때 스칼라 및 파이프라인 대비 어떻게 비교되는가?

주요 결과

• 산술 단위를 24-24-24로 확장함에 따라 1-1-1 구성 대비 최대 20배의 성능 향상을 달성하였으며, 자원 사용은 4배 증가하였다.
• 비대칭 구성에서 나눗셈기 수를 늘린 경우(예: 8-8-24) 지연 시간이 2.1배 감소했고 자원 사용은 1.4배 증가하여 성능 대비 자원 효율성이 뛰어난 것으로 나타났다.
• 가산기와 곱셈기의 복제는 지연 시간에 미미한 영향을 미치며, 성능 저하의 주요 원인은 순차적 단위인 나눗셈기이기 때문이다.
• 8-8-24 구성이 성능과 자원 효율성 간의 최적 균형을 이룩하여 다른 아키텍처와의 비교에 최적의 구성으로 선정되었다.
• 하버드 아키텍처와 프로그래머블 명령어 메모리 덕분에 벡터 프로세서 설계는 고수준 언어 컴파일링을 효율적으로 지원하여 기존 코드의 자동 매핑이 가능하다.
• 이 아키텍처는 세 가지 수준의 병렬성을 지원한다: 코어 복제를 통한 쓰레드 수준 병렬성, 향후 작업으로 예정된 비대칭 코어 체이닝을 통한 파이프라인 수준 병렬성, 그리고 벡터 ALU 단위를 통한 데이터 수준 병렬성.