[논문 리뷰] A Scalable Decoder Micro-architecture for Fault-Tolerant Quantum Computing

Poulami Das, Christopher A. Pattison외 5명|arXiv (Cornell University)|2020. 01. 17.

Quantum Computing Algorithms and Architecture인용 수 21

한 줄 요약

이 논문은 표면 코드 양자 오류 수정에서 유니온-파인드 디코더를 위한 확장 가능하고 파이프라인화된 마이크로아키텍처를 제안하며, 논리적 큐비트 간 자원 공유를 통해 하드웨어 유닛을 67% 감소시키고 메모리 용량을 70% 감소시키며, 저비용의 심프톰 압축을 통해 메모리 대역폭을 최소 30배 감소시킨다. 이 설계는 수백만 개의 물리적 큐비트를 갖는 고장내성 양자 계산에 적합한 저지연 디코딩을 보장한다.

ABSTRACT

Quantum computation promises significant computational advantages over classical computation for some problems. However, quantum hardware suffers from much higher error rates than in classical hardware. As a result, extensive quantum error correction is required to execute a useful quantum algorithm. The decoder is a key component of the error correction scheme whose role is to identify errors faster than they accumulate in the quantum computer and that must be implemented with minimum hardware resources in order to scale to the regime of practical applications. In this work, we consider surface code error correction, which is the most popular family of error correcting codes for quantum computing, and we design a decoder micro-architecture for the Union-Find decoding algorithm. We propose a three-stage fully pipelined hardware implementation of the decoder that significantly speeds up the decoder. Then, we optimize the amount of decoding hardware required to perform error correction simultaneously over all the logical qubits of the quantum computer. By sharing resources between logical qubits, we obtain a 67% reduction of the number of hardware units and the memory capacity is reduced by 70%. Moreover, we reduce the bandwidth required for the decoding process by a factor at least 30x using low-overhead compression algorithms. Finally, we provide numerical evidence that our optimized micro-architecture can be executed fast enough to correct errors in a quantum computer.

연구 동기 및 목표

• 대규모 고장내성 양자 컴퓨터에서 양자 오류 수정 디코더의 확장성 문제를 해결하기 위해.
• 수천 개의 논리적 큐비트에 걸쳐 디코딩을 위한 하드웨어 면적과 메모리 요구량을 줄이기 위해.
• 저비용의 심프톰 압축 기법을 적용하여 메모리 대역폭을 최소화하기 위해.
• 디코딩 지연 시간이 양자 오류 수정 사이클과 호환되도록 보장하여, 특히 1µs 심프톰 라운드를 요구하는 초전도 큐비트와의 호환성을 확보하기 위해.
• 이웃한 논리적 큐비트 간에 디코딩 자원을 다중화하여 시스템 수준의 디코더 아키텍처를 설계함으로써 타임아웃 또는 실패 위험을 증가시키지 않기 위해.

제안 방법

• 디코딩 처리량을 향상시키기 위해 유니온-파인드 디코딩 알고리즘의 삼단계 완전 파이프라인화 하드웨어 구현을 설계한다.
• 다수의 논리적 큐비트 간 자원 공유를 구현하여 필요한 디코더 유닛 수를 67% 감소시킨다.
• 메모리 대역폭을 최소 30배 감소시키기 위해 저비용의 심프톰 압축 방식을 도입한다.
• 이웃한 논리적 큐비트에 공유된 하드웨어 자원을 동적으로 할당하는 다중화된 디코딩 아키텍처를 사용한다.
• 디코더 구성 요소를 재사용하고 논리적 큐비트 간 중복 저장을 최소화하여 메모리 용량을 최적화한다.
• 초전도 큐비트의 1µs 심프톰 라운드 요구 조건을 충족하는지 확인하기 위해 수치 시뮬레이션을 통해 설계를 검증한다.

실험 결과

연구 질문

• RQ1 파이프라인화되고 자원을 공유하는 디코더 마이크로아키텍처가 표면 코드 양자 계산에서 실시간 오류 수정에 필요한 충분한 속도를 확보할 수 있는가?
• RQ2 확장 가능한 디코더 설계에서 큐비트 간 자원 공유를 통해 얻을 수 있는 하드웨어 및 메모리 자원의 최대 감소 비율은 얼마인가?
• RQ3 저비용의 심프톰 압축 기법은 디코딩 성능에 영향을 주지 않으면서 메모리 대역폭을 얼마나 효과적으로 감소시킬 수 있는가?
• RQ4 다중화된 디코더 아키텍처는 대규모 양자 시스템에서 저지연을 유지하고 타임아웃 오류를 방지할 수 있는가?
• RQ5 제안된 마이크로아키텍처는 현재 초전도 큐비트 플랫폼의 지연 제약 조건과 호환되는가?

주요 결과

• 제안된 마이크로아키텍처는 논리적 큐비트 간 자원 공유를 통해 디코더 하드웨어 유닛 수를 67% 감소시켰다.
• 다수의 논리적 큐비트에 걸쳐 디코더 구성 요소를 재사용함으로써 메모리 용량을 70% 감소시켰다.
• 저비용의 심프톰 압축 알고리즘을 사용하여 메모리 대역폭을 최소 30배 감소시켰다.
• 수치 시뮬레이션을 통해 디코더가 초전도 큐비트의 1µs 심프톰 라운드 시간 요구 조건을 충족함을 확인했다.
• 디코딩 정확도는 높게 유지되며, 고장내성 양자 계산에 필요한 지연 제약 조건을 충족한다.
• 최적화 원칙과 압축 기법은 표면 코드를 초월한 다른 디코더 및 양자 오류 수정 코드에도 일반화 가능하다.