[논문 리뷰] A Scalable, Fast and Programmable Neural Decoder for Fault-Tolerant Quantum Computation Using Surface Codes

Mengyu Zhang, Xiangyu Ren외 7명|arXiv (Cornell University)|2023. 05. 25.

Quantum Computing Algorithms and Architecture인용 수 5

한 줄 요약

이 논문은 기울인 표면 코드를 사용한 고장 내성 양자 계산을 위한 확장 가능하고 저지연, 프로그래머블 신경망 디코더를 제시한다. 하드웨어 효율적인 신경망 알고리즘과 병렬 처리 및 FPGA 기반 구현을 위한 아키텍처 최적화를 도입하여, $L=5$일 때 197 ns, $L=7$일 때 1.136 $\mu$s의 디코딩 지연을 달성했으며, 실제 노이즈 모델 하에서 최소 무게 완벽 매칭(MWPM)에 가까운 정확도를 확보하였다.

ABSTRACT

Quantum error-correcting codes (QECCs) can eliminate the negative effects of quantum noise, the major obstacle to the execution of quantum algorithms. However, realizing practical quantum error correction (QEC) requires resolving many challenges to implement a high-performance real-time decoding system. Many decoding algorithms have been proposed and optimized in the past few decades, of which neural network (NNs) based solutions have drawn an increasing amount of attention due to their high efficiency. Unfortunately, previous works on neural decoders are still at an early stage and have only relatively simple architectures, which makes them unsuitable for practical QEC. In this work, we propose a scalable, fast, and programmable neural decoding system to meet the requirements of FTQEC for rotated surface codes (RSC). Firstly, we propose a hardware-efficient NN decoding algorithm with relatively low complexity and high accuracy. Secondly, we develop a customized hardware decoder with architectural optimizations to reduce latency. Thirdly, our proposed programmable architecture boosts the scalability and flexibility of the decoder by maximizing parallelism. Fourthly, we build an FPGA-based decoding system with integrated control hardware for evaluation. Our $L=5$ ($L$ is the code distance) decoder achieves an extremely low decoding latency of 197 ns, and the $L=7$ configuration also requires only 1.136 $μ$s, both taking $2L$ rounds of syndrome measurements. The accuracy results of our system are close to minimum weight perfect matching (MWPM). Furthermore, our programmable architecture reduces hardware resource consumption by up to $3.0 imes$ with only a small latency loss. We validated our approach in real-world scenarios by conducting a proof-of-concept benchmark with practical noise models, including one derived from experimental data gathered from physical hardware.

연구 동기 및 목표

• 고장 내성 양자 계산을 위한 실시간 양자 오류 수정 디코더에서 높은 성능, 확장성, 저지연, 유연성의 도전 과제를 해결하기 위해.
• 실제 구현을 위해 계산 복잡도를 줄이면서도 높은 정확도를 유지하는 신경 디코딩 알고리즘을 설계하기 위해.
• 병렬 처리를 지원하고 코드 거리 $L$에 따라 효율적으로 확장 가능한 하드웨어 최적화된 프로그래머블 디코더 아키텍처를 개발하기 위해.
• 디코더를 완전한 제어 시스템에 통합하고, 구현된 구리의 실험 데이터를 포함한 실제 노이즈 모델을 사용하여 성능을 검증하기 위해.
• FPGA 프로토타이핑과 ASIC 추정을 통해 근접한 미래 및 대규모 양자 시스템에서 실시간 디코딩의 가능성을 입증하기 위해.

제안 방법

• 기울인 표면 코드를 위한 복잡도가 낮고 정확도가 높은 다중 작업 경량 신경망(MTLND) 디코더를 제안한다.
• FPGA 배포를 최적화한 맞춤형 고병렬 디코더 아키텍처를 설계하여 피이핑 및 자원 공유를 통해 디코딩 지연을 최소화한다.
• 다양한 코드 거리 $L$, 심판 라운드 수 $T$, 노이즈 모델에 대해 동적 재구성 기능을 제공하는 프로그래머블 제어 유닛을 도입한다.
• 시스톨릭 어레이 처리 및 메모리 대역폭 감소와 같은 아키텍처 최적화를 통해 처리량을 향상시키고 면적을 줄인다.
• 합성 데이터와 회로 수준 노이즈 데이터를 조합한 하이브리드 학습 전략을 사용하며, 구리의 실험적 표면 코드 데이터에서 유도된 파rameter($p_g \sim 0.005$, $p_s \sim 0.004$, $p_m \sim 0.018$)를 포함한다.
• 통합 제어 논리와 함께 기능하는 완전한 FPGA 기반 디코딩 플랫폼을 사용하여 실시간 디코딩의 종단 간 평가를 가능하게 한다.

실험 결과

연구 질문

• RQ1 실제 회로 수준 노이즈 모델 하에서 신경 디코더가 최소 무게 완벽 매칭(MWPM)에 가까운 정확도를 달성할 수 있는가?
• RQ2 하드웨어 최적화된 신경 디코더가 코드 거리 $L \leq 9$에서 마이크로초 이하의 디코딩 지연을 달성할 수 있는가?
• RQ3 프로그래머블 디코더 아키텍처는 다양한 코드 거리와 노이즈 조건 간에 동적 재구성 기능을 어떻게 지원할 수 있는가?
• RQ4 확장 가능한 신경 디코더 설계에서 하드웨어 자원 소비와 디코딩 지연 사이의 상충 관계는 어떠한가?
• RQ5 제안된 시스템은 최소한의 지연 오버헤드로 실시간 양자 제어 루프에 실제로 구현 가능할 수 있는가?

주요 결과

• $L=5$ 디코더는 디코딩 지연 197 ns를 기록하였으며, $L=7$ 구성은 오직 1.136 $\mu$s의 지연만을 필요로 하였다. 양자 모두 $2L$개의 심판 라운드를 입력으로 사용하였다.
• 신경 디코더는 구리의 하드웨어에서의 실험 데이터를 포함한 회로 수준 노이즈 하에서 최소 무게 완벽 매칭(MWPM)과 유사한 정확도를 확보하였다.
• 프로그래머블 아키텍처는 비프로그래머블 설계 대비 최대 3.0배의 하드웨어 자원 소비 감소를 이룩하였으며, 지연 증가 폭은 미미하였다.
• ASIC 추정 결과, 2.5 GHz 클럭 주파수에서 $L=7$일 때 디코딩 지연이 170 ns로 감소함을 확인하였다.
• 시스템은 복잡한 노이즈 모델, 특히 실제 실험 데이터에서 유도된 모델까지도 성공적으로 처리하여, 근접한 미래의 양자 하드웨어에 대한 실용적 타당성을 입증하였다.
• FPGA 프로토타입은 종단 간 실시간 디코딩 기능을 입증하여, 제안된 시스템이 양자 제어 스택에 통합 가능한 가능성을 검증하였다.