[논문 리뷰] A Scalable Open-Source QEC System with Sub-Microsecond Decoding-Feedback Latency

Junyi Liu, Yi Lee외 3명|arXiv (Cornell University)|2026. 03. 17.

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한 줄 요약

본 논문은 RISC-Q를 기반으로 한 오픈 소스의 완전 하드웨어 통합 QEC 시스템을 제시하며, 거리-3 표면 코드에 대해 엔드 투 엔드 디코딩-피드백 지연을 마이크로초 미만으로 달성하고 더 큰 거리로의 확장을 가능하게 한다.

ABSTRACT

Quantum error correction (QEC) is essential for realizing large-scale, fault-tolerant quantum computation, yet its practical implementation remains a major engineering challenge. In particular, QEC demands precise real-time control of a large number of qubits and low-latency, high-throughput and accurate decoding of error syndromes. While most prior work has focused primarily on decoder design, the overall performance of any QEC system depends critically on all its subsystems including control, communication, and decoding, as well as their integration. To address this challenge, we present an open-source, fully integrated QEC system built on RISC-Q, a generator for RISC-V-based quantum control architectures. Implemented on RFSoC FPGAs, our system prototype integrates real-time qubit control, a scalable distributed multi-board architecture, and the state-of-the-art hardware QEC decoder within a low-latency, high-throughput decoding pipeline, forming a complete hardware platform ready for deployment with superconducting qubits. Experimental evaluation on a three-board prototype based on AMD ZCU216 RFSoCs demonstrates an end-to-end QEC decoding-feedback latency of 446 ns for a distance-3 surface code, including syndrome aggregation, network communication, syndrome decoding, and error distribution. Extrapolating from measured subsystem performance and state-of-the-art decoder benchmarks, the architecture can achieve sub-microsecond decoding-feedback latency up to a distance-21 surface code ($\sim$881 physical qubits) when scaled to larger hardware configurations.

연구 동기 및 목표

• 완전한 하드웨어-통합 실시간 QEC 제어 시스템을 입증하여 지연을 최소화하고 처리량을 극대화한다.
• 퀴비트당 제어 코어와 저지연, 대역폭이 높은 상호연결을 갖춘 확장 가능한 다중 보드 아키텍처를 설계한다.
• 초전도 큐비트에 대한 rapid 개발 및 배치를 위한 모듈식의 오픈 소스 소프트웨어/하드웨어 도구를 제공한다.

제안 방법

• QEC 파이프라인을 큐비트 제어에서 시그니처 해독 및 피드백에 이르기까지 완전한 하드웨어 통합.
• 루트 디코더 노드가 있는 per-qubit RISC-V 제어 코어를 갖춘 분산 다중 보드 아키텍처.
• 저지연 통신과 PTP를 통한 서브나노초 동기화를 제공하는 트리-토폴로지 광섬유 네트워크.
• 글로벌 타이머와 타임드 FIFOs로 관리되는 사이클 정확한 타이밍을 가진 DDS 기반 RF 신호 생성.
• 모듈식 인터페이스를 갖춘 루트 노드의 하드웨어 구현 디코더(Helios)로 디코더 교체를 가능하게 한다.
• 모듈식, 확장 가능한 구현을 가능하게 하는 RISC-Q 제너레이터 기반 설계와 오픈 소스 도구 체인.

실험 결과

연구 질문

• RQ1 엔드 투 엔드 QEC 디코딩-피드백 지연을 서 micro초 수준으로 줄이면서 수백 큐비트로 규모화할 수 있는가?
• RQ2 결정적 타이밍, 고처리량, 저지연을 가능하게 하는 건축적 및 하드웨어-소프트웨어 공학 설계 전략은 무엇인가?
• RQ3 완전 하드웨어 구현된 디코더가 하이브리드 FPGA-CPU 접근법에 비해 지연 예측 가능성에 어떤 영향을 미치는가?
• RQ4 분산 다중 보드 QEC 제어 시스템의 실용적 확장 한계(거리, 큐비트 수)는 무엇인가?
• RQ5 이러한 시스템을 오픈 소스로 공개하고 기존 초전도 큐비트 하드웨어 플랫폼에 배포하는 방법은?

주요 결과

• 거리-3 표면 코드에 대해 3 시그니처 라운드와 함께 엔드투엔드 QEC 디코딩–피드백 지연 446 ns를 달성했다.
• 프로토타입은 Leaf 노드와 루트 디코더를 형성하는 세 개의 AMD ZCU216 RFSoC를 사용하여 테스트된 설정에서 최대 56 큐비트를 달성했다.
• 거리-21 표면 코드까지의 서브 마이크로초 디코딩–피드백 지연의 외삽이 이 아키텍처로 가능하다고 나타났다(~881 물리 큐비트).
• 전용 RISC-V 코어에서 큐비트당 제어를 유지하고 중앙 집중형 하드웨어 구현 디코더를 두어 고처리량과 결정적 타이밍을 달성한다.
• 인터페이스에서 디코더에 독립적인 아키텍처로, 대안 디코더(예: 믿음 전파, 신경망, 또는 다른 하드웨어 구현)를 통합할 수 있다.
• 모든 구성요소가 오픈 소스이며 RISC-Q를 통해 생성되므로 재현성 및 초전도 큐비트 플랫폼에의 배포가 용이하다.