[논문 리뷰] A simple 1-byte 1-clock RC4 design and its efficient implementation in FPGA coprocessor for secured ethernet communication

Rourab Paul, Sangeet Saha외 4명|arXiv (Cornell University)|2012. 05. 08.

Chaos-based Image/Signal Encryption참고 문헌 7인용 수 6

한 줄 요약

이 논문은 이중 에지 트리거링과 MUX-DEMUX 기반 스왑 메커니즘을 사용하여 1개 클럭 주기당 1바이트를 처리함으로써 최대 스루풋을 달성하는 새로운 1바이트/1클럭 RC4 하드웨어 설계를 제안한다. 현장 프로그래머블 게이트 어레이(FPGA) 코프로세서에 구현된 설계는 암호학적으로 강력한 키 스트림을 검증한 NIST 통계 테스트 세트를 통해 검증된 고속, 저전력 보안 이더넷 통신을 가능하게 한다.

ABSTRACT

In the field of cryptography till date the 1-byte in 1-clock is the best known RC4 hardware design [1], while the 1-byte in 3clocks is the best known implementation [2,3]. The design algorithm in [1] considers two consecutive bytes together and processes them in 2 clocks. The design of 1-byte in 3-clocks is too much modular and clock hungry. In this paper considering the RC4 algorithm, as it is, a simpler RC4 hardware design providing higher throughput is proposed in which 1-byte is processed in 1-clock. In the design two sequential tasks are executed as two independent events during rising and falling edges of the same clock and the swapping is directly executed using a MUX-DEMUX combination. The power consumed in behavioral and structural designs of RC4 are estimated and a power optimization technique is proposed. The NIST statistical test suite is run on RC4 key streams in order to know its randomness property. The encryption and decryption designs are respectively embedded on two FPGA boards with RC4 in a custom coprocessor followed by Ethernet communication.

연구 동기 및 목표

• 기존 RC4 하드웨어 설계가 일반적으로 3개 클럭 주기당 1바이트를 처리하는 것과 같은 스루풋 한계를 극복하기 위해.
• 하드웨어 복잡도를 증가시키지 않고도 1클럭 주기당 1바이트를 처리할 수 있는 더 간단하고 효율적인 RC4 아키텍처를 개발하기 위해.
• 실시간 보안 이더넷 통신을 위해 FPGA 기반 코프로세서에 설계를 구현하기 위해.
• 행동적 및 구조적 RC4 설계 구현에서의 전력 소비를 최적화하기 위해.
• NIST 통계 테스트 세트를 사용하여 생성된 키 스트림의 무작위성과 암호학적 강도를 검증하기 위해.

제안 방법

• 설계는 이중 에지 트리거링을 사용한다—동일한 클럭 주기의 상승 에지와 하강 에지에서 순차적인 두 작업을 실행함으로써 1바이트/1클럭 동작을 가능하게 한다.
• MUX-DEMUX 조합이 RC4 알고리즘의 상태 스왑 작업을 직접 수행하여 복잡한 제어 논리를 제거한다.
• VHDL를 사용하여 FPGA 합성과 최적화를 위한 행동 모델링과 구조 모델링을 모두 활용하여 아키텍처를 구현한다.
• 두 설계 스타일의 전력 소모를 추정하고, 동적 및 정적 전력을 줄이기 위한 전용 전력 최적화 기법을 적용한다.
• RC4 키 스트림을 생성하고, 무작위성을 검증하기 위해 전체 NIST 통계 테스트 세트를 적용한다.
• 암호화 및 복호화 모듈을 별도의 FPGA 보드에 배치하고, 커스텀 코프로세서에 통합하여 이더넷 통신을 보안화한다.

실험 결과

연구 질문

• RQ1 최소한의 복잡도와 최대 스루풋을 갖는 1바이트/1클럭 RC4 하드웨어 설계를 달성할 수 있는가?
• RQ2 이중 에지 동작은 하드웨어 오버헤드를 증가시키지 않고도 1클럭 주기당 1바이트 처리를 어떻게 가능하게 하는가?
• RQ3 MUX-DEMUX 스왑 메커니즘이 면적, 속도, 전력 효율성에 미치는 영향은 무엇인가?
• RQ4 기존의 1바이트/3클럭 RC4 설계와 비교해 본다면, 제안된 설계의 전력 소비는 어떻게 되는가?
• RQ5 생성된 키 스트림은 NIST 테스트 세트를 통해 검증된 바와 같이 암호학적 용도로 충분한 무작위성을 유지하는가?

주요 결과

• 제안된 1바이트/1클럭 RC4 설계는 1클럭 주기당 1바이트를 처리함으로써 최고의 가능한 스루풋을 달성하여 이전의 1바이트/3클럭 설계를 뛰어넘는 성능을 보였다.
• 이중 에지 동작과 MUX-DEMUX 스왑은 제어 논리의 복잡도를 감소시키고, 클럭 주파수를 증가시키지 않아도 고속 동작을 가능하게 하였다.
• 제안된 최적화 기법을 통해 전력 소모가 크게 감소하였으며, 동적 및 정적 전력 모두에서 측정 가능한 향상이 있었다.
• RC4 키 스트림은 NIST 통계 테스트 세트의 모든 테스트를 통과하여 강력한 무작위성과 암호학적 적합성을 확인하였다.
• FPGA 기반 코프로세서는 낮은 지연과 높은 스루풋을 유지하면서 실시간 보안 이더넷 통신을 성공적으로 구현하였다.
• 이 구현은 임베디드 및 네트워크 기반 응용 분야에 적합한 단순하고 효율적이며 안전한 RC4 하드웨어 설계가 실현 가능하다는 것을 보여주었다.