[논문 리뷰] Accelerated Charged Particle Tracking with Graph Neural Networks on FPGAs

Aneesh Heintz, Vesal Razavimaleki외 19명|arXiv (Cornell University)|2020. 11. 30.

Parallel Computing and Optimization Techniques참고 문헌 30인용 수 31

한 줄 요약

본 논문은 두 가지 FPGA 구현(OpenCL 코프로세싱 및 hls4ml 기반)을 이용한 그래프 신경망(GNN)을 유전 입자 추적에 적용한 것으로, CPU 대비 상당한 속도 향상을 달성하고 LHC의 FPGA 기반 L1 트리거에서의 가능성을 열어준다.

ABSTRACT

We develop and study FPGA implementations of algorithms for charged particle tracking based on graph neural networks. The two complementary FPGA designs are based on OpenCL, a framework for writing programs that execute across heterogeneous platforms, and hls4ml, a high-level-synthesis-based compiler for neural network to firmware conversion. We evaluate and compare the resource usage, latency, and tracking performance of our implementations based on a benchmark dataset. We find a considerable speedup over CPU-based execution is possible, potentially enabling such algorithms to be used effectively in future computing workflows and the FPGA-based Level-1 trigger at the CERN Large Hadron Collider.

연구 동기 및 목표

• 하이 에너지 물리학에서 이질적 하드웨어를 활용한 가속 추적을 통해 엄격한 지연 시간 및 데이터 처리량 요구를 충족시키려는 동기를 부여한다.
• FPGA에서 세그먼트 분류를 위한 그래프 신경망을 적응·구현한다.
• 벤치마크 TrackML 데이터에서 자원 사용량, 지연 시간 및 물리 성능을 평가한다.
• FPGA 기반 추적을 온라인 트리거 워크플로에 통합할 가능성을 시연한다.

제안 방법

• 그래프에 내장된 검출 히트에 대한 세그먼트 분류를 위한 상호작용 네트워크(IN) 모델의 두 가지 FPGA 타깃 GNN 구현.
• OpenCL 구현은 CPU-FPGA 코프로세싱을 사용하며 FPGA 가속 행렬 곱셈과 균일한 크기로의 입력 그래프 패딩을 이용한다.
• hls4ml 구현은 신경망을 FPGA 펌웨어로 번역하여 파이프라인 처리, 스트리밍 입력 및 지연 시간과 병렬성을 제어하는 재사용 계수의 구성을 가능하게 한다.
• 에지 및 노드 블록은 작은 다층 퍼cee직합(MLP)으로 구성되며 ReLU 활성화와 에지 분류를 위한 시그모이드 출력을 포함한다.
• 입력은 하나의 모델에 대해 노드 특징(r, phi, z)과 에지 특징(Delta r, Delta phi, Delta z, Delta R)을 포함하며, 다른 변형은 기본 에지 특징만을 사용한다.
• 성능 지표로 자원 사용량, 지연 시간 및 ROC-AUC(AUC)을 비트 정밀도와 모델 크기의 함수로 제시한다.

실험 결과

연구 질문

• RQ1 GNN 기반 세그먼트 분류를 TrackML과 같은 데이터에서 FPGA 하드웨어(OpenCL 및 hls4ml)에서 효과적으로 구현할 수 있는가?
• RQ2 OpenCL 코프로세싱과 hls4ml FPGA 구현을 비교할 때 자원, 지연 시간 및 물리 성능 간의 절충은 무엇인가?
• RQ3 모델 정밀도와 재사용 계수(reuse factor)가 FPGA 구현의 지연 시간과 ROC 성능에 어떤 영향을 미치는가?
• RQ4 이러한 FPGA 구현이 TrackML 유사 데이터세트에서 CPU 기반 추론에 비해 어느 정도 속도 향상을 보이는가?
• RQ5 이러한 FPGA 접근 방식이 초미세초 단위의 요구를 갖는 LHC Level-1 트리거 시스템에 통합될 수 있는가?

주요 결과

• OpenCL FPGA 구현은 데이터 전송 및 I/O를 포함한 전체 이벤트 그래프에 대해 10 ms에서 1 s 범위의 지연 시간을 달성한다.
• hls4ml 구현은 Ultra-low 지연 시간을 목표로 하며, 그래프가 더 작고 섹터화된 경우 FPGA 실행 지연 시간이 약 650 ns에서 1 μs이다.
• 동일한 모델에 대한 CPU 기반 추론은 훨씬 느리며, 예를 들어 pT>2 GeV 그래프의 TensorFlow 구현에서 약 27 ms, PyTorch에서 pT>1 GeV의 경우 약 86 ms로 나타나 FPGA 구현의 상당한 속도 향상을 보여준다.
• OpenCL 자원 사용은 데이터 정밀도(8, 16, 32비트)가 낮아질수록 감소하고, 지연 시간은 최소 pT 및 이벤트 크기에 따라 확장되며, 코프로세싱 하에서 유연한 데이터 크기 처리 가능성을 보여준다.
• hls4ml 모델은 전체 FP32 성능을 약 12비트의 고정소수 표현으로 재현하며 지연 시간은 650 ns~1 μs 범위이며, 재사용 계수가 높아질수록 지연 시간은 증가하지만 자원 사용은 감소한다.
• CPU 단독 워크플로우에 비해 FPGA 접근 방식은 주목할 만한 속도 향상을 제공하며, OpenCL 기반 워크플로의 자원 사용 최적화와 지연 시간 추가 감소를 위한 연구가 진행 중이다.