[논문 리뷰] Amorphous Dynamic Partial Reconfiguration with Flexible Boundaries to Remove Fragmentation

Marie Nguyen, Juanita Hoe|arXiv (Cornell University)|2017. 10. 23.

Embedded Systems Design Techniques참고 문헌 8인용 수 3

한 줄 요약

이 논문은 런타임에 AFU를 유연하고 겹치지 않는 영역에 매핑할 수 있도록 함으로써 FPGA 패브릭 내 고정된 파artition 경계를 제거하는 형태의 동적 부분 재구성(amorphous dynamic partial reconfiguration, DPR) 기법을 제안한다. 각 AFU에 대해 다수의 영역 최적화된 비트스트림 버전을 컴파일하고, 겹치지 않는 구성 중에서 동적으로 선택함으로써, 기존의 고정 파artition을 사용하는 표준 DPR에 비해 자원 분할을 줄이고, 배치 성공률과 재구성 효율성을 향상시킨다.

ABSTRACT

Dynamic partial reconfiguration (DPR) allows one region of an field-programmable gate array (FPGA) fabric to be reconfigured without affecting the operations on the rest of the fabric. To use an FPGA as a dynamically shared compute resource, one could partition and manage an FPGA fabric as multiple DPR partitions that can be independently reconfigured at runtime with different application function units (AFUs). Unfortunately, dividing a fabric into DPR partitions with fixed boundaries causes the available fabric resources to become fragmented. An AFU of a given size cannot be loaded unless a sufficiently large DPR partition was floorplanned at build time. To overcome this inefficiency, we devised an "amorphous" DPR technique that is compatible with current device and tool support but does not require the DPR partition boundaries to be a priori fixed. A collection of AFU bitstreams can be simultaneously loaded on the fabric if their footprints (the actual area used by an AFU) in the fabric do not overlap. We verified the feasibility of amorphous DPR on Xilinx Zynq System-on-Chip (SoC) FPGAs using Vivado. We evaluated the benefits of amorphous DPR in the context of a dynamically reconfigurable vision processing pipeline framework.

연구 동기 및 목표

• 다양한 AFU를 포함하는 FPGA 시스템에서 고정된 DPR 파artition 경계로 인한 자원 분할 문제를 해결하기 위해.
• 사전에 고정된 파artition 레이아웃을 약속하지 않고도 런타임에 다양한 AFU를 동적으로 공존시킬 수 있도록 하기 위해.
• 시각 처리 파이프라인 워크로드 환경에서 패브릭 활용도와 배치 성공률을 향상시키기 위해.
• 각 AFU당 최소한의 필요 영역만 로드함으로써 재구성 시간과 오버헤드를 줄이기 위해.
• Xilinx Zynq SoC FPGA와 Vivado 도구를 사용하여 실현 가능성과 성능 향상을 입증하기 위해.

제안 방법

• 각 AFU에 대해 실제 자원 사용량만 포함하는 서로 다른 모양의 영역에 최적화된 다수의 비트스트림 버전을 컴파일한다.
• AFU를 연결하는 고정된 AXI4 인터페이스를 가진 정적 인프라스트럭처 파artition을 사용하면서, AFU 영역은 패브릭 전역에서 자유롭게 배치할 수 있도록 한다.
• 런타임에 가용한 버전들 중 겹치지 않는 AFU 영역 조합을 선택하여 다수의 AFU를 공존시킨다.
• 기존의 Xilinx Vivado 툴체인에서 지원하는 DPR를 활용하면서도, 빌드 시점에 고정된 파artition 플로어플래닝이 필요 없도록 한다.
• 빌드 시점에 영역 생성을 최적화하여 충돌과 자원 낭비를 최소화한다.
• 런타임 스케줄링을 통해 AFU의 공존을 극대화하고 겹침을 방지하는 영역 구성 선택을 수행한다.

실험 결과

연구 질문

• RQ1 형태가 없는 DPR는 FPGA 패브릭 내 고정된 DPR 파artition 경계로 인한 자원 분할을 제거할 수 있는가?
• RQ2 형태가 없는 DPR는 표준 DPR에 비해 AFU 조합의 배치 성공률을 어느 정도 향상시키는가?
• RQ3 형태가 없는 DPR는 고정 파artition을 사용하는 표준 DPR에 비해 재구성 시간과 오버헤드를 어떻게 줄이는가?
• RQ4 형태가 없는 DPR는 실제 시각 처리 파이프라인 워크로드에 어떤 성능 영향을 미치는가?
• RQ5 형태가 없는 DPR는 아키텍처 변경 없이 기존의 상용 FPGA 도구와 하드웨어를 사용하여 구현 가능한가?

주요 결과

• 형태가 없는 DPR는 외부 및 내부 분할을 제거함으로써 배치 성공률을 크게 향상시켜 더 많은 AFU 조합이 패브릭 상에서 공존할 수 있도록 한다.
• 형태가 없는 DPR의 평균 재구성 시간은 최선의 노력 기반 표준 DPR 대비 1.1배에서 1.5배 빠르며, 이는 비트스트림 크기의 감소와 직접적인 상관관계가 있다.
• 재구성 중 에너지 오버헤드 역시 비트스트림 크기 비례로 감소한다.
• 이 방법은 사전에 파artition을 설정하지 않아도 FPGA 자원을 동적으로 자유롭게 공유할 수 있도록 하여, 효과적인 패브릭 활용도를 향상시킨다.
• Xilinx Zynq SoC FPGA에서의 평가를 통해 표준 Vivado 툴링을 사용하여 실현 가능성을 입증하고 성능 향상을 확인했다.
• 기존의 AXI4 인터페이스와 정적 인프라스트럭처와의 호환성을 유지함으로써 후행 호환성과 이 gest호환성을 확보한다.