[논문 리뷰] An analysis of reversible multiplier circuits

Anindita Banerjee, Anirban Pathak|ArXiv.org|2009. 07. 20.

Quantum Computing Algorithms and Architecture참고 문헌 31인용 수 14

한 줄 요약

이 논문은 오직 Toffoli 게이트(NCT 라이브러리)만을 사용하는 새로운 가역 승수 회로를 제안하며, 양자 비용, 게이트 수, 폐기 비트를 최소화하여 최소 총비용을 달성한다. 새로운 가역 게이트를 도입하여 게이트 수를 줄이는 것은 실제 의미 있는 개선이 아니며, 어떤 회로 블록도 단일 게이트로 줄일 수 있기 때문에 이는 게이트 추상화의 산물임을 보여주며, TSG, MKS, HNG와 같은 기존의 4x4 게이트가 유일하게 최적이라는 것은 아님을 입증한다. 제안된 설계는 이전의 연구들보다 총비용에서 뛰어나며, 국소 최적화 알고리즘을 통한 양자 비용 감소를 위한 체계적인 프로토콜을 수립한다.

ABSTRACT

Multiplier circuits play an important role in reversible computation, which is helpful in diverse areas such as low power CMOS design, optical computing, DNA computing and bioinformatics. Here we propose a new reversible multiplier circuit with optimized hardware complexity. The optimized multiplier circuit is compared with the earlier proposals. We have shown that the quantum cost of earlier proposals can be further reduced with the help of existing local optimization algorithms (e.g. template matching, moving rule and deletion rule). A systematic protocol for reduction of quantum cost has been proposed. It has also been shown that the advantage in gate count obtained in some of the earlier proposals by introduction of new reversible gates is an artifact and if it is allowed then every circuit block can be reduced to a single gate. Further, it is shown that the 4x4 reversible gates proposed for designing of a component of multiplier circuit (full adder) is neither unique nor special and many such 4x4 gates may be proposed. As example three such new gates have been presented here and it is shown that the proposed gates are universal. It is also shown that the total cost of our design is minimum.

연구 동기 및 목표

• 최소 하드웨어 복잡도와 양자 비용을 갖춘 가역 승수 회로를 설계하기.
• 새로운 가역 게이트 도입이 회로 최적화에 미치는 영향을 분석하고, 이것이 실제 의미 있는 개선인지 아닌지 입증하기.
• 국소 최적화 기법을 활용한 양자 비용 감소를 위한 체계적인 프로토콜을 제안하기.
• 가역 승수 회로의 총비용(폐기 비트, 게이트 수, 양자 비용)을 평가하고 비교하기.
• TSG, MKS, HNG와 같은 4x4 가역 게이트가 유일하거나 우월하지 않음을 입증하고, 새로운 보편적인 4x4 게이트를 제안하기.

제안 방법

• 제안된 승수 회로는 오직 Toffoli 게이트만을 사용하는 PPGC(부분곱 생성 회로)와 RPA(부분곱의 감소 덧셈기) 기반으로 구성되어 있어 통일성과 구현 용이성을 확보한다.
• 저자들은 기존 연구에서 사용된 NCT 외의 게이트들을 변환 기반 알고리즘을 통해 등가의 NCT 회로로 변환한다.
• 기존 회로의 양자 비용을 감소시키기 위해 국소 최적화 기법—템플릿 매칭, 이동 규칙, 삭제 규칙—을 적용한다.
• 공정한 비교를 위해 폐기 비트, 게이트 수, 양자 비용의 합으로 구성된 새로운 총비용(TC) 지표를 정의한다.
• 세 개의 새로운 보편적인 4x4 가역 게이트(A₁, A₂, A₃)를 제안하며, 이들이 기존의 전가산기와 동일한 비용과 기능을 가짐을 입증한다.
• 표준화된 표(표 VIII 및 표 IX)를 사용하여 동일한 조건(예: CNOT 게이트로의 팬아웃 교체 포함)에서 제안된 설계와 이전 연구를 비교한다.

실험 결과

연구 질문

• RQ1 기존의 가역 승수 회로의 양자 비용은 새로운 게이트를 도입하지 않고 국소 최적화 알고리즘을 통해 감소시킬 수 있는가?
• RQ2 새로운 가역 게이트를 도입하여 게이트 수를 줄이는 것은 의미 있는 개선인가, 아니면 게이트 추상화의 산물인가?
• RQ3 TSG, MKS, HNG와 같은 4x4 가역 게이트는 전가산기 구현에 대해 유일하게 최적인가, 아니면 다수의 등가 게이트를 설계할 수 있는가?
• RQ4 양자 비용 감소를 위해 Peres 게이트를 사용할 경우 폐기 비트 증가로 인해 총 회로 비용에 네트워크 개선이 이루어지는가?
• RQ5 게이트 수, 양자 비용, 폐기 비트를 통합한 통합 총비용 지표는 가역 회로 비교에 더 정확한 기초를 제공하는가?

주요 결과

• 제안된 Toffoli 게이트만을 사용하는 가역 승수 회로는 비교된 모든 설계 중에서 가장 낮은 총비용(TC)을 달성하여 이전 연구들을 능가한다.
• 게이트 수를 줄이기 위해 새로운 가역 게이트를 도입하는 것은 의미 없는 산물임을 입증하였으며, 어떤 회로 블록도 단일 게이트로 줄일 수 있기 때문에, 비용 제약 조건이 없이 이러한 최적화는 의미가 없다.
• 제안된 최적화 프로토콜(템플릿 매칭 및 삭제 규칙 기반)을 통해 기존 승수 회로의 양자 비용을 최대 20%까지 감소시킬 수 있다.
• 제안된 새로운 4x4 게이트(A₁, A₂, A₃)는 보편적이며, TSG, HNG, PFAG와 동일한 게이트 수(4)와 양자 비용(6)을 가지므로, 특별히 우월하지 않음을 입증한다.
• 오직 Toffoli 게이트만을 사용하는 설계는 가장 낮은 회로 복잡도를 가지나 더 높은 양자 비용을 가지며, Toffoli와 Peres 게이트를 조합하면 폐기 비트가 증가하여 이로 인한 이점이 상쇄된다.
• 폐기 비트, 게이트 수, 양자 비용의 합으로 정의된 총비용(TC) 지표는 개별 지표만을 사용하는 것보다 더 정확하고 종합적인 비교 기반을 제공한다.