[논문 리뷰] An efficient mathematically correct scale free CORDIC

Yassine Hachaı̈chi, Younes Lahbib|arXiv (Cornell University)|2016. 06. 08.

Numerical Methods and Algorithms참고 문헌 4인용 수 6

한 줄 요약

이 논문은 반복 횟수를 줄이고 정확도를 향상시키기 위해 각 단계에서 가장 가까운 기본 각도를 선택하는 수학적으로 정확한 스케일리스 CORDIC 알고리즘을 제안한다. 또한 수정된 테일러 급수 근사법을 사용하여 정확도를 향상시킨다. 이 방법은 FPGA 기반 구현에서 단 4회의 반복만으로 고정밀 사인 및余현 계산을 수행하며, 설계 선택에 기인한 자원 사용 증가에도 불구하고 기존 CORDIC보다 속도와 면적 효율성이 뛰어나다.

ABSTRACT

In order to approximate transandental functions, several algorithms were proposed.Historically, polynomial interpolation, infinite series, $\cdots$ and other$+, imes, -$ and $/$ based algorithms were studied for this purpose.The CORDIC (COordinate Rotation DIgital Computer)introduced by Jack E. Volder in 1959, and generalized by J. S. Walther a few years later, is a hardware based algorithmfor the approximation of trigonometric, hyperbolic andlogarithmic functions.As a consequence, CORDIC is used for applications indiverse areas such as signal and image processing.For these reasons, several modified versions were proposed.In this article, we present anoverview of the CORDIC algorithm for the computation of the circular functions, essentially the scaling free version,and we will give a substential improvement to the commonly used one.

연구 동기 및 목표

• 각 단계에서 가장 가까운 기본 각도를 선택하여 CORDIC의 반복 횟수를 줄이고 수렴 속도를 향상시킨다.
• 스케일리스 CORDIC에서 사용하는 다항식 근사법을 보정하여 수학적 정확성을 확보하고 정확도를 향상시킨다.
• FPGA에 구현된 반복형 및 파ip라인형 CORDIC 아키텍처를 설계하고, 기존 설계와의 성능 비교를 수행한다.
• 제안된 방법이 고전적 CORDIC보다 훨씬 적은 반복 횟수로 동일하거나 더 높은 정밀도를 달성할 수 있음을 입증한다.
• 하드웨어 자원 사용량을 분석하고, 향후 개선을 위한 행동 기반 VHDL 합성에서의 최적화 기회를 규명한다.

제안 방법

• 알고리즘은 각 반복 단계에서 잔여 각도 오차를 최소화하기 위해 동적 인덱스 예측기를 사용하여 최적의 기본 회전 각도(arctan(2^(-k)))를 선택한다.
• 고정 각도 순서를 대체로 가변 각도 선택 전략을 도입하여 수렴 속도를 향상시키고 반복 횟수를 감소시킨다.
• 스케일리스 CORDIC의 조합 함수에 수정된 테일러 급수 근사를 적용하여 수학적 정확성과 더 빠른 수렴을 보장한다.
• 반복 아키텍처는 32비트 2의 보수 표현 신호와 쉬프트-애드 연산을 사용하며, 부호 및 인덱스 선택을 위한 제어 논리가 포함되어 있다.
• 파이프라인 아키텍처는 입력 워드 폭에 관계없이 단 3~4단계로 구성되어 있어, 기존 32단계 파이프라인 설계 대비 고처리량과 낮은 지연을 달성할 수 있다.
• 설계는 Nexys3 Spartan-6 FPGA에 합성되었으며, 성능 및 자원 사용량 평가를 위해 초기 구현에 행동 기반 VHDL가 사용되었다.

실험 결과

연구 질문

• RQ1 각 단계에서 가장 가까운 기본 각도를 동적으로 선택함으로써 CORDIC의 반복 횟수를 최소화할 수 있는가?
• RQ2 스케일리스 CORDIC에 수정된 테일러 급수 근사를 적용하면 계산 복잡도를 증가시키지 않고도 정확도를 향상시킬 수 있는가?
• RQ3 FPGA에 구현했을 때 제안된 CORDIC 아키텍처는 면적, 전력 소모, 주파수 측면에서 기존 CORDIC와 비교해 어떻게 성능을 발휘하는가?
• RQ4 행동 기반 VHDL 합성은 CORDIC 구현에서 자원 활용도와 성능에 어떤 영향을 미치는가?
• RQ5 단 3~4단계의 파이프라인 CORDIC 설계가 32단계 기존 파이프라인 설계와 비교해 동일하거나 더 높은 성능을 달성할 수 있는가?

주요 결과

• 제안된 알고리즘은 기존 CORDIC와 동일한 정밀도(오차 ~10⁻³)를 달성하지만, 32회의 반복 대신 단 4회 반복으로 수행되어 수렴 속도가 크게 향상된다.
• 파이프라인 아키텍처는 기존 16비트 파이프라인 설계 대비 약 50% 감소한 면적 사용(4180 슬라이스 대비 8200 슬라이스)과 전력 소모 감소(180 mW 대비 300 mW)를 기록한다.
• 제안된 파이프라인 설계의 주파수(55 MHz)는 기존 16비트 버전(45 MHz)보다 높아 처리량 향상이 확인된다.
• 반복 아키텍처는 100 mW의 전력 소모와 85.05 MHz의 주파수를 보였지만, 인덱스 예측기 및 쉬프팅 프로세서 블록이 각각 20 mW와 540 슬라이스를 차지하여 최적화 여력이 있음을 시사한다.
• 초기 구현에서 성능 저하의 주요 원인은 행동 기반 VHDL 합성로, LUT 사용량과 논리 복잡도가 증가하여 RTL 수준 최적화가 자원 사용량을 크게 줄일 수 있음을 시사한다.
• 이론적 분석 및 시뮬레이션 결과는 수정된 테일러 급수 근사법이 요구되는 정밀도 수준을 충족하고 있으며, 표준 방법보다 더 빠른 계산을 지원함을 확인했다.