[논문 리뷰] An Empirical Study of Intel Xeon Phi

Jianbin Fang, Ana Lucia Vărbănescu외 4명|arXiv (Cornell University)|2013. 10. 22.

Parallel Computing and Optimization Techniques참고 문헌 12인용 수 37

한 줄 요약

이 논문은 인텔 Xeon Phi의 핵, 메모리 계층 구조, 링 인터커넥트, PCIe 인터페이스를 평가하여 성능 저하 요인을 규명하고 최적화 지침을 도출하는 종합적인 마이크로벤치마킹 연구를 제시한다. 저자들은 이상적인 조건에서 최대 이론적 성능이 달성 가능하다는 것을 검증하고, 성능 손실가 최소화되는 기능 기반의 단순화된 모델을 제안하여 고수준의 애플리케이션 개발을 안내한다.

ABSTRACT

With at least 50 cores, Intel Xeon Phi is a true many-core architecture. Featuring fairly powerful cores, two cache levels, and very fast interconnections, the Xeon Phi can get a theoretical peak of 1000 GFLOPs and over 240 GB/s. These numbers, as well as its flexibility - it can be used both as a coprocessor or as a stand-alone processor - are very tempting for parallel applications looking for new performance records. In this paper, we present an empirical study of Xeon Phi, stressing its performance limits and relevant performance factors, ultimately aiming to present a simplified view of the machine for regular programmers in search for performance. To do so, we have micro-benchmarked the main hardware components of the processor - the cores, the memory hierarchies, the ring interconnect, and the PCIe connection. We show that, in ideal microbenchmarking conditions, the performance that can be achieved is very close to the theoretical peak, as given in the official programmer's guide. We have also identified and quantified several causes for significant performance penalties. Our findings have been captured in four optimization guidelines, and used to build a simplified programmer's view of Xeon Phi, eventually enable the design and prototyping of applications on a functionality-based model of the architecture.

연구 동기 및 목표

• 인텔 Xeon Phi의 다핵 아키텍처에 영향을 주는 주요 성능 요인을 이해하기 위해.
• 이론적 최고 성능(1000 GFLOPS, 240 GB/s)이 실제 환경에서 달성 가능한지 확인하기 위해.
• 핵, 메모리, 인터커넥트 구성 요소에서 발생하는 성능 손실 요인을 규명하고 정량화하기 위해.
• 고성능 계산을 위한 고수준 애플리케이션 설계 및 최적화를 안내하는 단순화된, 기능 기반의 모델을 개발하기 위해.

제안 방법

• 핵 성능, 메모리 지연 및 대역폭, 링 인터커넥트 대역폭, PCIe 전송 속도를 측정하기 위한 타겟팅된 마이크로벤치마크 설계 및 실행.
• 지연 중심(사이클, 초)과 대역폭 중심(GFLOPS, GB/s) 메트릭을 사용하여 아키텍처 구성 요소 평가.
• 스레드 밀도, 메모리 액세스 패턴, 캐시 일관성 행동 분석을 통해 성능 저하 요인 규명.
• 경험적 발견 기반으로 네 가지 최적화 지침을 도출하여 애플리케이션 튜닝을 안내.
• 성능에 중요한 특징은 유지하면서 저수준의 구현 세부 정보는 생략한 단순화된, 추상화 기반의 Xeon Phi 모델 구축.
• 공식 문서와의 비교 및 기존 CPU 및 GPU 마이크로벤치마킹 접근법과의 비교를 통해 결과 검증.

실험 결과

연구 질문

• RQ1 통제된 조건에서 Xeon Phi의 처리 핵, 메모리 계층 구조, 인터커넥트의 실제 성능 한계는 무엇인가?
• RQ2 이론적 최고 성능(1000 GFLOPS, 240 GB/s)이 실제 워크로드에서 어느 정도 달성 가능한가?
• RQ3 Xeon Phi 애플리케이션에서 성능 저하가 발생하는 주요 원인은 무엇인가?
• RQ4 성능 손실가 최소화되는 기능 기반의 단순화된 Xeon Phi 모델을 구성할 수 있는가?

주요 결과

• 이론적 최고 성능인 1000 GFLOPS 및 240 GB/s는 이상적인 마이크로벤치마킹 조건에서 달성 가능하며, 공식 사양의 정확성을 확인한다.
• 최적화되지 않은 스레드 스케줄링, 메모리 액세스 패턴, 캐시 일관성 오버헤드로 인해 심각한 성능 손실이 발생하며, 특히 원격 메모리 액세스 시 두드러진다.
• 링 인터커넥트는 핵 간 성능 대칭성을 제공하지만, 메모리 대역폭은 데이터 국소성과 액세스 패턴 일관성에 매우 민감하다.
• L2 캐시는 DTD를 통해 완전히 일관성 유지되지만, 원격 L2 액세스는 더 높은 지연을 유발하여 비정규 메모리 액세스 워크로드에서 성능에 영향을 준다.
• 최적의 성능을 위해서는 핵당 스레드 수와 데이터 파artitioning을 신중히 조율하여 메모리 대역폭 활용도를 극대화해야 한다.
• 제안된 단순화된 모델은 비핵심 아키텍처 세부 정보를 추상화하면서도 응용 프로그램 개발을 위한 핵심 성능 의미를 유지한다.