[논문 리뷰] Architecture-Dependent Execution Time of Shor's Algorithm

Rodney Van Meter, Kohei M. Itoh외 1명|ArXiv.org|2005. 07. 04.

Quantum Computing Algorithms and Architecture참고 문헌 2인용 수 12

한 줄 요약

이 논문은 정수 분해를 위한 쇼어 알고리즘의 실행 시간이 양자 컴퓨터 아키텍처, 특히 동시성, 큐비트 연결성 및 시스템 클럭 속도에 매우 의존적임을 보여준다. 추상적 동시 아키텍처(AC)에서는 조건부합산 가산기, 근접 이웃 아키텍처(NTC)에서는 CDKM 커리 릴레이 가산기를 사용해 산술 서브루틴을 최적화함으로써 표준 BCDP 모듈러 승거의 실행 시간을 최대 100만 배 빠르게 구현하였으며, 이로 인해 AC 아키텍처에서 0.3 Hz의 낮은 클럭 속도로도 576비트 수를 한 달 이내에 분해할 수 있었고, NTC 아키텍처에서는 27 Hz의 클럭 속도로 동일한 성능를 달성하였다.

ABSTRACT

We show how the execution time of algorithms on quantum computers depends on the architecture of the quantum computer, the choice of algorithms (including subroutines such as arithmetic), and the ``clock speed'' of the quantum computer. The primary architectural features of interest are the ability to execute multiple gates concurrently, the number of application-level qubits available, and the interconnection network of qubits. We analyze Shor's algorithm for factoring large numbers in this context. Our results show that, if arbitrary interconnection of qubits is possible, a machine with an application-level clock speed of as low as one-third of a (possibly encoded) gate per second could factor a 576-bit number in under one month, potentially outperforming a large network of classical computers. For nearest-neighbor-only architectures, a clock speed of around twenty-seven gates per second is required.

연구 동기 및 목표

• 양자 컴퓨터 아키텍처가 정수 분해를 위한 쇼어 알고리즘의 실행 시간에 미치는 영향을 분석한다.
• 동시 게이트 연산, 큐비트 상호연결 구조, 클럭 속도가 알고리즘 성능에 미치는 영향을 조사한다.
• 회로 깊이를 최소화하고 확장성을 향상시키기 위해 아키텍처 특화된 산술 알고리즘(예: 조건부합산 및 CDKM 가산기)을 개발하고 평가한다.
• 특히 표준 BCDP 모듈러 승거 접근 방식과 비교했을 때, 아키텍처 인식 알고리즘 설계가 가져오는 성능 향상을 정량화한다.
• 에러 보정 및 물리적 제약 조건을 고려한 현실적인 하드웨어 제약 하에서 큰 수(예: 576비트)를 분해하는 것이 가능한지 평가한다.

제안 방법

• 두 가지 추상 아키텍처를 설계: AC(추상적 동시성)는 임의의 큐비트 연결성을 허용하고 완전한 동시성을 제공하며, NTC(근접 이웃, 이큐비트 게이트, 동시성)는 상호작용을 근접한 이웃 큐비트 간으로 제한한다.
• 아키텍처 특화 가산기를 사용해 모듈러 승거 서브루틴을 최적화: AC에는 조건부합산 가산기, NTC에는 CDKM 커리 릴레이 가산기를 적용하여 회로 깊이를 최소화한다.
• 각 알고리즘 변종의 회로 깊이(게이트 사이클 수로 측정한 실행 시간)를 계산하였으며, 깊이의 스케일링은 AC의 경우 약 9n log²n, NTC의 경우 약 20n² log n로 표현되며, 여기서 n은 비트 수이다.
• 1 Hz에서 1 GHz까지 다양한 클럭 속도에서 성능을 평가하여 실행 시간이 클럭 속도에 비례함을 확인하였다.
• 비교 기준으로 BCDP 모듈러 승거 알고리즘을 사용하였으며, 이는 약 54n³ 게이트 시간을 소모하고 5n 큐비트를 사용한다.
• 문제 크기 576비트에서 6,000비트까지의 범위에서 성능을 비교하기 위해 로그-로그 스케일링 분석을 수행하였다.

실험 결과

연구 질문

• RQ1 특히 동시 연산 지원 및 큐비트 연결성의 유무에 따라 양자 아키텍처 선택이 쇼어 알고리즘의 실행 시간에 어떤 영향을 미치는가?
• RQ2 아키텍처 인식 산술 설계(예: 가산기 선택)가 쇼어 알고리즘의 모듈러 승거에서 회로 깊이와 전체 실행 시간에 미치는 영향은 어떠한가?
• RQ3 기반 아키텍처에 따라 576비트 수를 한 달 이내로 분해하기 위해 필요한 클럭 속도는 얼마인가?
• RQ4 문제 크기가 증가함에 따라 최적화된 알고리즘의 성능 향상이 어떻게 스케일링되는가, 특히 6,000비트를 초과할 경우 어떻게 되는가?
• RQ5 동시성 및 장거리 게이트 연산과 같은 아키텍처 기능이 표준 구현 대비 쇼어 알고리즘의 지연 시간을 얼마나 줄일 수 있는가?

주요 결과

• 임의의 큐비트 연결성을 허용하는 추상적 동시(AC) 아키텍처에서는 클럭 속도가 0.3 Hz이면 576비트 수를 한 달 이내로 분해하는 데 충분하다.
• 근접 이웃(NTC) 아키텍처에서는 576비트 수의 분해를 한 달 이내로 완료하기 위해 약 27 Hz의 클럭 속도가 필요하다.
• AC 아키텍처용 최적화된 알고리즘(D)은 576비트 수에 대해 표준 BCDP 알고리즘 대비 약 13,000배의 성능 향상을 달성하였다.
• 6,000비트를 초과하는 문제 크기에서는 AC 아키텍처에서 알고리즘 D가 BCDP 대비 최대 100만 배의 성능 향상을 기록하였다. 이는 더 나은 회로 깊이 스케일링 덕분이었다.
• 알고리즘 D의 회로 깊이는 약 9n log²n으로 스케일링되고, NTC 아키텍처에서의 알고리즘 F는 약 20n² log n로 스케일링되며, 이는 제한된 연결성으로 인한 상당한 성능 손실을 보여준다.
• 쇼어 알고리즘의 성능은 다항식 시간 복잡도만으로 결정되지 않으며, 동시성 및 상호연결 구조와 같은 아키텍처적 특성이 상수 요소와 실제 구현 가능성에 결정적인 영향을 미친다.