[논문 리뷰] Architecture for real time continuous sorting on large width data volume for fpga based applications

Rourab Paul, Suman Sau외 1명|arXiv (Cornell University)|2012. 06. 07.

Parallel Computing and Optimization Techniques참고 문헌 6인용 수 3

한 줄 요약

이 논문은 고용량 데이터 스트림을 실시간으로 연속 정렬하기 위한 확장 가능한 FPGA 기반 아키텍처를 제안한다. 수정된 카운팅 소트 알고리즘을 사용함으로써, 사전 저장 없이 스트림 내 데이터를 처리함으로써 데이터 길이에 관계없이 일정한 시간 내에 정렬을 완료한다. 이로 인해 기존 방법에 비해 자원 효율성과 성능 면에서 뛰어난 성능을 보이며, 스파르탄 3E FPGA에서 검증되었다.

ABSTRACT

In engineering applications sorting is an important and widely studied problem where execution speed and resources used for computation are of extreme importance, especially if we think about real time data processing. Most of the traditional sorting techniques compute the process after receiving all of the data and hence the process needs large amount of resources for data storage. So, suitable design strategy needs to be adopted if we wish to sort a large amount of data in real time, which essential means higher speed of process execution and utilization of fewer resources in most of the cases. This paper proposes a single chip scalable architecture based on Field Programmable Gate Array(FPGA), for a modified counting sort algorithm where data acquisition and sorting is being done in real time scenario. Our design promises to work efficiently, where data can be accepted in the run time scenario without any need of prior storage of data and also the execution speed of our algorithm is invariant to the length of the data stream. The proposed design is implemented and verified on Spartan 3E(XC3S500E-FG320) FPGA system. The results prove that our design is better in terms of some of the design parameters compared to the existing research works.

연구 동기 및 목표

• 기존 정렬 방법이 전체 데이터를 버퍼링이 필요로 하는 고처리량 공학적 응용 분야에서 실시간 정렬을 구현하는 데 도전한다.
• 기존 정렬 방식의 자원 비효율성을 해결하기 위해 사전 데이터 저장이 필요 없도록 한다.
• 단일 FPGA 칩에서 대용량 폭의 데이터 스트림을 지속적으로 실시간으로 정렬할 수 있도록 한다.
• 데이터 스트림 길이에 관계없이 일정한 정렬 속도를 유지하는 확장 가능한 아키텍처를 설계한다.
• 실시간 처리 환경에서 임베디드 FPGA 기반 시스템의 자원 사용과 실행 속도를 최적화한다.

제안 방법

• 전체 데이터 저장을 피하기 위해 스트리밍 데이터에 특화된 수정된 카운팅 소트 알고리즘을 제안한다.
• 도착하는 데이터를 처리하고 정렬하는 하드웨어 아키텍처를 도입함으로써 지속적인 운영을 가능하게 한다.
• 실시간 정렬 논리를 구현하기 위해 단일 FPGA(Spartan 3E XC3S500E-FG320)를 사용한다.
• 고용량 데이터 폭을 효율적으로 처리하기 위해 병렬 처리 구조를 활용한다.
• 다양한 데이터 스트림 폭을 지원할 수 있도록 확장 가능한 아키텍처를 설계한다.
• 물리적 FPGA 플랫폼에서의 구현과 테스트를 통해 설계를 검증한다.

실험 결과

연구 질문

• RQ1 전체 데이터 세트를 처리하기 전에 저장하지 않고도 실시간 정렬을 어떻게 달성할 수 있는가?
• RQ2 카운팅 소트에 어떤 아키텍처적 수정이 스트리밍 데이터에서 지속적이고 저지연 정렬을 가능하게 하는가?
• RQ3 FPGA 기반 설계가 데이터 스트림 길이에 관계없이 일정한 정렬 시간을 유지할 수 있는가?
• RQ4 기존 솔루션과 비교할 때 자원 사용과 처리량 측면에서 제안된 아키텍처는 어떻게 성능을 내는가?
• RQ5 상용 FPGA 플랫폼에서의 설계 성능와 확장성은 어떠한가?

주요 결과

• 제안된 아키텍처는 데이터 스트림 길이에 관계없이 일정한 정렬 시간을 달성하여 데이터 볼륨에 영향을 받지 않음을 입증한다.
• 사전 데이터 버퍼링이 필요 없어지면서 진정된 실시간 처리가 가능해졌다.
• 스파르탄 3E FPGA에 구현된 결과 아키텍처의 실현 가능성과 효율성이 확인되었다.
• 기존 FPGA 기반 정렬 솔루션 대비 자원 활용도가 향상됨을 보였다.
• 아키텍처는 확장 가능하며 임베디드 실시간 응용 분야에서 고용량 데이터 스트림에 적합하다.