[논문 리뷰] Assessment of error variation in high-fidelity two-qubit gates in silicon
이 논문은 IRB, GST 및 빠른 베이지안 토모그래피를 사용하여 SiMOS 양자점의 고충실도 이온 두 큐비트 게이트의 일관성을 여러 디바이스 및 확장 운용에 걸쳐 96.8%에서 99.8%의 게이트 충실도로 정량화합니다.
Achieving high-fidelity entangling operations between qubits consistently is essential for the performance of multi-qubit systems and is a crucial factor in achieving fault-tolerant quantum processors. Solid-state platforms are particularly exposed to errors due to materials-induced variability between qubits, which leads to performance inconsistencies. Here we study the errors in a spin qubit processor, tying them to their physical origins. We leverage this knowledge to demonstrate consistent and repeatable operation with above 99% fidelity of two-qubit gates in the technologically important silicon metal-oxide-semiconductor (SiMOS) quantum dot platform. We undertake a detailed study of these operations by analysing the physical errors and fidelities in multiple devices through numerous trials and extended periods to ensure that we capture the variation and the most common error types. Physical error sources include the slow nuclear and electrical noise on single qubits and contextual noise. The identification of the noise sources can be used to maintain performance within tolerance as well as inform future device fabrication. Furthermore, we investigate the impact of qubit design, feedback systems, and robust gates on implementing scalable, high-fidelity control strategies. These results are achieved by using three different characterization methods, we measure entangling gate fidelities ranging from 96.8% to 99.8%. Our analysis tools identify the causes of qubit degradation and offer ways understand their physical mechanisms. These results highlight both the capabilities and challenges for the scaling up of silicon spin-based qubits into full-scale quantum processors.
연구 동기 및 목표
- 실리콘 MOS 양자점 큐비트의 얽힘 있는 두 큐비트 게이트의 시간적 및 디바이스 간 일관성 평가.
- 디바이스 설계 및 재료 배경에서 발생하는 물리적 오차 메커니즘 파악.
- 게이트 검증 방법(IRB, GST, FBT)의 게이트 성능 특성화 효율성 평가.
- 장기간 및 다수의 디바이스에서 지속적인 고충실도 운용 시연.
- 제어 전략과 관측된 오차 소스의 연결을 통한 스핀 큐비트 확장 전략에 대한 정보 제공
제안 방법
- 인접 양자점 간 교환을 미세 J-게이트로 조정하는 교환 기반 얽힘 게이트 구현.
- 단일 펄스 CZ와 펄스 간 디커플링이 있는 복합 DCZ 게이트의 두 가지 게이트 전략 비교.
- interleaved randomized benchmarking(IRB), gate set tomography(GST), fast Bayesian tomography(FBT)로 오차 특성화.
- X^{π/2}_{1}, X^{π/2}_{2}, Z^{π/2}_{1}, Z^{π/2}_{2}, CZ/DCZ의 다섯 원시 게이트로 게이트 세트 구성.
- 해밀토니안(코히런트) 오차와 확률적(비코히런트) 오차를 구분하고 물리적 기원을 규명하기 위해 프로세스 매트릭스 분석.
- 레이아웃 및 동위원소 정제화가 다른 세 가지 디바이스(A, B, C)에서 느린 드리프트를 완화하기 위한 피드백 포함시험

실험 결과
연구 질문
- RQ1SiMOS 디바이스의 시간에 따른 두 큐비트 게이트의 충실도 수준과 오차 특성은 어떻게 되는가?
- RQ2다양한 게이트 검증 방법(IRB, GST, FBT)이 충실도 추정 및 오차 메커니즘 진단에 어떻게 비교되는가?
- RQ3이 실리콘 스핀 큐비트에서 두 큐비트 및 단일 큐비트 게이트 오차를 지배하는 물리적 소스(위상 산란, Stark 시프트, 간섭/크로스톡, 1/f 노이즈 등)는 무엇인가?
- RQ4고충실도 얽힘 게이트(≥99%)를 장기간 운용 및 디바이스 변이에서도 지속할 수 있는가?
- RQ5게이트 설계 및 피드백이 스핀 큐비트 제어의 확장성 및 강건성에 어떤 영향을 미치는가?
주요 결과
- 두 큐비트 게이트의 충실도는 디바이스 및 검증 방법에 걸쳐 96.8%에서 99.8%까지 분포합니다.
- 평균 IRB 두 큐비트 충실도는 (A) 98.4%, (B) 99.37%, (C) 99.78%입니다.
- 게이트 오차 분석은 해밀토니안 및 확률적 오차를 구분하며, DCZ는 IZ/Z I를 감소시키고 B 디바이스에서 위상 보정을 통한 확률적 오차를 감소시킵니다.
- GST는 단일 큐비트 게이트의 목표 충실도가 높음을 나타내지만, 스펙테이터 큐비트의 위상 소거 및 크로스톡이 전체 게이트 성능을 지배합니다.
- FBT는 장기간 운용에서 게이트 충실도를 보여주며, 일부 경우 교차 DCZ가 안정성을 높이고 위상 보정을 회피했습니다.
- 세 가지 디바이스 전체에서 MOS 실리콘 스핀 큐비트는 집계적으로 99%를 넘는 두 큐비트 게이트 충실도를 달성하며, 연구 기간 동안 IRB 평균 99.17%, 표준편차 0.56%를 기록했습니다.

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