[논문 리뷰] Asynchronous Early Output Dual-Bit Full Adders Based on Homogeneous and Heterogeneous Delay-Insensitive Data Encoding

P. Balasubramanian, K. Prasad|arXiv (Cornell University)|2017. 04. 25.

Low-power high-performance VLSI design인용 수 3

한 줄 요약

이 논문은 4단계 복귀-영(Zero) 손님교환 프rotocol를 사용하여 이-minded encoding을 적용한 동기화되지 않은 조기 출력 이중비트 전가산기 설계를 제안한다. 이중균일(1-of-2) 및 이중비균일(1-of-2 및 1-of-4) 지연불민 인코딩 방식을 사용하며, 32비트 리버브 캐리 애드더(RCA)에서 최대 22.2%의 지연 감소와 21.3%의 면적 절감을 달성한다. 이는 전력 소모 증가 없이 비복원 및 약한 표시 방식 대비 뛰어난 성능을 보이며, 32/28nm CMOS 기술로 검증되었다.

ABSTRACT

This paper presents the designs of asynchronous early output dual-bit full adders without and with redundant logic (implicit) corresponding to homogeneous and heterogeneous delay-insensitive data encoding. For homogeneous delay-insensitive data encoding only dual-rail i.e. 1-of-2 code is used, and for heterogeneous delay-insensitive data encoding 1-of-2 and 1-of-4 codes are used. The 4-phase return-to-zero protocol is used for handshaking. To demonstrate the merits of the proposed dual-bit full adder designs, 32-bit ripple carry adders (RCAs) are constructed comprising dual-bit full adders. The proposed dual-bit full adders based 32-bit RCAs incorporating redundant logic feature reduced latency and area compared to their non-redundant counterparts with no accompanying power penalty. In comparison with the weakly indicating 32-bit RCA constructed using homogeneously encoded dual-bit full adders containing redundant logic, the early output 32-bit RCA comprising the proposed homogeneously encoded dual-bit full adders with redundant logic reports corresponding reductions in latency and area by 22.2% and 15.1% with no associated power penalty. On the other hand, the early output 32-bit RCA constructed using the proposed heterogeneously encoded dual-bit full adder which incorporates redundant logic reports respective decreases in latency and area than the weakly indicating 32-bit RCA that consists of heterogeneously encoded dual-bit full adders with redundant logic by 21.5% and 21.3% with nil power overhead. The simulation results obtained are based on a 32/28nm CMOS process technology.

연구 동기 및 목표

• 최소한의 지연 변동을 유도하는 조기 출력을 가능하게 하는 이방성 이중비트 전가산기 설계
• 균일(1-of-2) 및 이질적(1-of-2 및 1-of-4) 지연불민 데이터 인코딩 방식이 전가산기 성능에 미치는 영향 탐색
• 복원 논리(암묵적)를 전가산기 설계에 통합하여 속도 및 면적 효율성 향상
• 다양한 인코딩 체계 하에서 제안된 이중비트 전가산기로 구성된 32비트 리버브 캐리 애드더(RCA)의 성능 평가
• 복원 논리를 갖춘 조기 출력 전가산기가 기존 설계 대비 전력 비용 증가 없이 지연과 면적을 감소시킬 수 있음을 입증

제안 방법

• 지연불민성을 확보하기 위해 4단계 복귀-영 손님교환 프rotocol를 적용
• 균일 인코딩은 데이터 표현을 위해 오직 1-of-2(이중레일) 코드만 사용
• 이질적 인코딩은 1-of-2 및 1-of-4 코드를 조합하여 데이터를 표현함으로써 더 컴act한 인코딩 구현 가능
• 비판 경로 지연 감소 및 면적 효율성 향상을 위해 복원 논리를 암묵적으로 통합
• 성능 평가를 위해 제안된 이중비트 전가산기를 사용하여 32비트 리버브 캐리 애드더(RCA)를 구성
• 지연, 면적, 전력 지표 평가를 위해 32/28nm CMOS 기술을 사용한 시뮬레이션 수행

실험 결과

연구 질문

• RQ1 균일 지연불민 인코딩을 사용한 조기 출력 이중비트 전가산기를 설계하여 성능 향상을 달성할 수 있는가?
• RQ2 이질적 지연불민 인코딩(1-of-2 및 1-of-4)은 이방성 전가산기의 면적과 지연에 어떤 영향을 미치는가?
• RQ3 이방성 이중비트 전가산기에 복원 논리를 통합함으로써 달성 가능한 성능 향상은 무엇인가?
• RQ4 제안된 조기 출력 전가산기와 약한 표시 방식 대비 지연, 면적, 전력 측면에서 성능 비교는 어떻게 이루어지는가?
• RQ5 제안된 인코딩 및 복원 기법을 사용할 경우 32비트 RCA 성능은 어느 정도 향상될 수 있는가?

주요 결과

• 균일 인코딩을 사용한 복원 논리를 내장한 조기 출력 32비트 RCA는 약한 표시 방식 대비 22.2%의 지연 감소를 달성했다.
• 동일한 설계에서 전력 소모 증가 없이 면적을 15.1% 절감했다.
• 이질적 인코딩의 경우, 복원 논리를 내장한 조기 출력 32비트 RCA는 약한 표시 설계 대비 지연 21.5%, 면적 21.3% 감소를 기록했다.
• 모든 성능 향상은 전력 소비 증가 없이 달성되었으며, 전력 오버헤드가 없음을 확인했다.
• 32/28nm CMOS 공정 기술을 사용한 검증을 통해 확장성과 실용적 타당성이 입증되었다.
• 복원 논리의 통합은 균일 및 이질적 인코딩 체계 모두에서 성능 향상에 중대한 기여를 하였다.