[논문 리뷰] ATLAS Tile Calorimeter Readout Electronics Upgrade Program for the High Luminosity LHC

A. S. Cerqueira|arXiv (Cornell University)|2013. 05. 03.

Particle Detector Development and Performance인용 수 3

한 줄 요약

이 논문은 고광도 LHC(HL-LHC)를 위한 ATLAS 타일 캘로리미터의 읽기 전자기기 업그레이드를 제시하며, 40 MHz에서 방사선에 강한 구성 요소를 사용해 직접 디지털 신호 변환을 가능하게 하기 위해 현장 내외 전자기기를 교체하는 데 중점을 둔다. 상용 부품, 맞춤형 ASIC, QIE 기반 설계의 세 가지 프론트엔드 전자기기 옵션을 평가하였으며, sROD와 고속 GBT 링크를 사용하는 새로운 백엔드 아키텍처는 최대 광도 5–7×10³⁴ cm⁻²s⁻¹에서 데이터 처리 능력과 동기화를 보장한다.

ABSTRACT

The Tile Calorimeter (TileCal) is the hadronic calorimeter covering the most central region of the ATLAS experiment at LHC. The TileCal readout consists of about 10000 channels. The ATLAS upgrade program is divided in three phases: The Phase~0 occurs during 2013-2014, Phase~1 during 2018-1019 and finally Phase~2, which is foreseen for 2022-2023, whereafter the peak luminosity will reach 5-7 x 10$^{34}$ cm$^2$s$^{-1}$ (HL-LHC). The main TileCal upgrade is focused on the Phase~2 period. The upgrade aims at replacing the majority of the on- and off-detector electronics so that all calorimeter signals are directly digitized and sent to the off-detector electronics in the counting room. All new electronics must be able to cope with the increased radiation levels. An ambitious upgrade development program is pursued to study different electronics options. Three options are presently being investigated for the front-end electronic upgrade. The first option is an improved version of the present system built using commercial components, the second alternative is based on the development of a dedicated ASIC (Application Specific Integrated Circuit) and the third is the development of a new version of the QIE (Charge Integrator and Encoder) based on the one developed for Fermilab. All three options will use the same readout and control system using high speed (up to 40 Gb/s) links for communication and clock synchronization. For the off-detector electronics a new back-end architecture is being developed. A demonstrator prototype read-out for a slice of the calorimeter with most of the new electronics, but still compatible with the present system, is planned to be inserted in ATLAS already in mid 2014 (at the end of the Phase~0 upgrade).

연구 동기 및 목표

• HL-LHC에서 최대 광도가 5–7×10³⁴ cm⁻²s⁻¹에 도달할 것으로 예상되는 높은 광도 환경을 감안해 읽기 전자기기를 업그레이드하여 처리 능력을 향상시켜야 한다.
• 노후된 현장 내외 전자기기를 교체하여 광전자 증폭기(PMT) 신호의 직접 디지털 변환과 방사선 내성 향상을 달성한다.
• 데이터 전송 및 제어 아키텍처를 재설계하여 향후 트리거 시스템과의 호환성을 확보한다.
• 세 가지 다른 전자기기 설계 방식을 활용해 확장 가능하고 방사선에 강한 프론트엔드 솔루션을 개발한다.
• 초고속 데이터 처리와 실시간 처리를 지원하기 위해 슈퍼 읽기 출력 드라이버(sROD) 기반의 새로운 백엔드 아키텍처를 구현한다.

제안 방법

• 상용 부품, 맞춤형 ASIC, QIE 기반 설계의 세 가지 프론트엔드 전자기기 옵션을 평가하였으며, 모두 12비트 ADC를 사용하고 40 MHz 샘플링 속도를 적용한다.
• 두 개의 보드로 구성된 시스템 설계: 신호 조정 및 데이터 정렬을 담당하는 메인 보드와 이중 FPGA를 통해 내재적 복구 기능과 고속 데이터 처리를 수행하는 디터치 보드.
• GBT 프로토콜을 사용한 고속 광학 링크를 통해 프론트엔드와 백엔드 전자기기 간의 데이터 전송을 실현하며, 최대 40 Gb/s의 전송 속도를 확보한다.
• Xilinx Virtex 7 및 Kintex 7 FPGA를 사용해 sROD 시범 보드를 개발하였으며, Avago MiniPOD 및 QSFP+ 커넥터를 통해 4×5 Gb/s 및 1×10 Gb/s 링크를 지원한다.
• 시간 동기, 트리거, 제어(TTC) 기능과 디텍터 제어 시스템(DCS) 관리 기능을 sROD에 통합하여 동기화 및 시스템 제어를 가능하게 한다.
• 프로토타입 보드를 사용해 시범 드래이브를 제작하고 캘로리미터의 일부 분할 영역에서 성능을 검증하여 전면 설치 이전에 설계의 타당성을 입증한다.

실험 결과

연구 질문

• RQ1 HL-LHC에서 예상되는 높은 데이터 전송 속도와 방사선 수준을 감당하기 위해 타일 캘로리미터의 읽기 전자기기는 어떻게 재설계되어야 하는가?
• RQ2 상용 부품, ASIC, QIE 기반 시스템의 세 가지 프론트엔드 전자기기 설계 옵션 간의 성능 및 방사선 내성의 상호 보완적 특성은 무엇인가?
• RQ3 신규 현장 내 전자기기는 디터치 보드의 이중 FPGA 처리 체인을 통해 데이터 무결성과 복구 능력을 어떻게 확보할 수 있는가?
• RQ4 업그레이드된 시스템의 고속 데이터 처리 및 동기화 요구사항을 충족하기 위해 필요한 백엔드 아키텍처는 무엇인가?
• RQ5 GBT 기반 링크를 사용해 40 MHz에서 다수의 프론트엔드 채널 데이터를 처리할 수 있는 sROD 시범 보드의 구현 가능성과 성능은 어떠한가?

주요 결과

• 2014년 중반에 신규 현장 내 전자기기(메인 보드 및 디터치 보드 포함)를 탑재한 시범 프로토타입 드래이브가 성공적으로 테스트되어 설계 개념의 타당성을 입증하였다.
• 메인 보드 프로토타입이 최종으로 확정되었고, 생산이 시작되었으며, 초기 모의 구성에서 네 개의 FE 입력이 테스트되었다.
• 디터치 보드 프로토타입은 이중 Xilinx Virtex 6 FPGA를 사용하고 있으며, 12×5 Gb/s 및 2×5 Gb/s 광학 링크를 지원하여 고속 처리와 내재적 복구 기능을 실현한다.
• Xilinx Virtex 7 및 Kintex 7 FPGA를 기반으로 한 sROD 시범 보드는 ATCA 또는 μTCA 시스템에 통합 가능하며, 4×5 Gb/s 및 1×10 Gb/s 데이터 링크를 지원한다.
• 완전한 시범 드래이브는 2014년 단계 0의 종료 시점까지 검출기 내에 설치될 예정이며, 최종 프론트엔드 설계 선택을 위한 시험 플랫폼이 된다.
• 최종 프론트엔드 설계 결정은 2018년 후반에 이루어지며, 신규 전자기기의 생산은 2019–2020년에 계획되어 있고, Phase 2 업그레이드 기간 동안인 2022–2023년에 설치될 예정이다.