[논문 리뷰] Bayesian Optimization for Macro Placement

Changyong Oh, Roberto Bondesan외 7명|arXiv (Cornell University)|2022. 07. 18.

VLSI and FPGA Design Techniques인용 수 4

한 줄 요약

이 논문은 조합적 표현으로서의 시퀀스 페어를 사용하여 배치 베이지안 최적화(BO) 프레임워크를 제안하며, 비용이 많이 들지만 평가가 어려운 실제 목표 함수 하에서 반복적이고 효율적인 병렬 최적화를 가능하게 하여 반지름 와이어링 길이(HPWL)를 최소화한다. 이 방법은 전통적인 시뮬레이티드 어닐링을 능가하며, 국소 검색을 강화한 획득 함수를 갖춘 가우시안 프로세스 서rogate 모델을 활용하여 실제 칩 설계 워크로드에서 수렴 속도를 가속화한다.

ABSTRACT

Macro placement is the problem of placing memory blocks on a chip canvas. It can be formulated as a combinatorial optimization problem over sequence pairs, a representation which describes the relative positions of macros. Solving this problem is particularly challenging since the objective function is expensive to evaluate. In this paper, we develop a novel approach to macro placement using Bayesian optimization (BO) over sequence pairs. BO is a machine learning technique that uses a probabilistic surrogate model and an acquisition function that balances exploration and exploitation to efficiently optimize a black-box objective function. BO is more sample-efficient than reinforcement learning and therefore can be used with more realistic objectives. Additionally, the ability to learn from data and adapt the algorithm to the objective function makes BO an appealing alternative to other black-box optimization methods such as simulated annealing, which relies on problem-dependent heuristics and parameter-tuning. We benchmark our algorithm on the fixed-outline macro placement problem with the half-perimeter wire length objective and demonstrate competitive performance.

연구 동기 및 목표

• 모악된 목표 함수 평가가 비용이 많이 들고 블랙박스인 매크로 배치 문제에 도전하며, 기존의 시뮬레이티드 어닐링과 같은 전통적 방법들은 광범위한 튜닝이 필요하고 적응성이 떨어진다.
• 히우리스틱 기반 최적화를 데이터 기반의 샘플 효율적인 접근으로 대체하여 이전 평가 결과를 학습하고 목표 함수의 구조에 적응할 수 있도록 한다.
• 배치 획득 함수를 통해 병렬적으로 다수의 시퀀스 페어를 평가할 수 있도록 하여 대규모 물리 설계 워크로드에서 수렴 속도를 가속화한다.
• 실제 평가 비용을 반영한 고정 외곽 매크로 배치 문제에서 반지름 와이어링 길이(HPWL)를 목표로 하여 경쟁력 있는 성능을 입증한다.
• 다양한 물리 설계 목표로 확장 가능한 스케일러블하고 일반화 가능한 매크로 배치 프레임워크를 제공한다.

제안 방법

• 시퀀스 페어 구성에 기반해 HPWL을 예측하기 위해 가우시안 프로세스(GP) 서rogate 모델을 사용하는 베이지안 최적화(BO)를 적용하며, 예측 평균과 분산을 통해 불확실성을 모델링한다.
• 다수의 시퀀스 페어를 동시에 선택하기 위해 배치 획득 함수를 사용하며, 기대 향상도를 극대화하면서 탐색과 이용의 균형을 이룬다.
• 최적화 과정 중에 타당한 이웃을 탐색하고 타당 영역을 동적으로 확장하기 위해 국소 업데이트 함수(알고리즘 2)를 적용한다.
• GP 피팅, 배치 획득 최적화, 병렬 평가, 데이터셋 및 타당 영역 갱신을 번갈아 수행하는 병렬 최적화 루프(알고리즘 3)를 통합한다.
• 타당성 인식 기반의 탐색 전략을 구현하여 점점 커지는 타당한 시퀀스 페어 집합을 유지하여 비타당한 평가를 피한다.
• 교차를 방지하기 위해 상하 및 좌우 순서 제약 조건을 인코딩하는 이산적 표현으로서의 시퀀스 페어를 활용한다.

실험 결과

연구 질문

• RQ1 실제 평가 비용을 고려할 때, 배치 획득 함수를 사용한 베이지안 최적화가 시뮬레이티드 어닐링과 같은 전통적인 블랙박스 방법보다 매크로 배치에서 우수한 성능을 내는가?
• RQ2 국소 검색과 타당 영역 확장의 통합이 수렴 속도와 해 품질 향상에 얼마나 효과적인가?
• RQ3 GP 서rogate 모델이 다양한 매크로 배치 구성과 목표 함수 구조에 얼마나 일반화되는가?
• RQ4 배치 BO는 순차적 BO나 강화 학습에 비해 더 적은 평가 횟수로 경쟁 가능한 HPWL 결과를 달성할 수 있는가?
• RQ5 병렬 평가에서 매크로 수와 계산 자원의 증가에 따라 제안된 방법의 확장성은 어떠한가?

주요 결과

• 제안된 배치 BO 프레임워크는 높은 평가 비용에도 불구하고 최신 기술 대비 경쟁 가능한 HPWL 성능을 달성한다.
• 배치 획득 함수의 사용으로 병렬 평가가 가능해져 벽시계 시간을 크게 단축시키면서도 해 품질을 유지한다.
• 국소 검색과 타당 영역 확장의 통합은 탐색 효율성을 향상시키고 최적화 과정에서 비타당한 구성으로의 진입을 방지한다.
• GP 서rogate 모델은 HPWL 목표 함수의 구조를 효과적으로 포착하여 높은 샘플 효율성으로 정보 기반 샘플링을 가능하게 한다.
• 기준 고정 외곽 매크로 배치 문제에서 시뮬레이티드 어닐링에 비해 수렴 속도와 최종 해 품질 측면에서 뛰어난 성능을 보였다.
• 설계 복잡성의 변화에 대해 강건하며 병렬 계산 자원에 따라 잘 스케일링되어 실제 칩 설계에 적용 가능한 프레임워크이다.