[논문 리뷰] Chip-Chat: Challenges and Opportunities in Conversational Hardware Design

Jason Blocklove, Siddharth Garg외 2명|arXiv (Cornell University)|2023. 05. 22.

Ferroelectric and Negative Capacitance Devices인용 수 14

한 줄 요약

이 논문은 대화형 LLM(ChatGPT-4)을 HDL 작성 및 하드웨어 설계를 위한 공동 디자이너로 활용하는 것을 조사하고, 8비트 프로세서의 테이프아웃을 위한 완전한 HDL을 생성한 사례 연구를 제시하며, 이점과 한계에 대해 논의한다.

ABSTRACT

Modern hardware design starts with specifications provided in natural language. These are then translated by hardware engineers into appropriate Hardware Description Languages (HDLs) such as Verilog before synthesizing circuit elements. Automating this translation could reduce sources of human error from the engineering process. But, it is only recently that artificial intelligence (AI) has demonstrated capabilities for machine-based end-to-end design translations. Commercially-available instruction-tuned Large Language Models (LLMs) such as OpenAI's ChatGPT and Google's Bard claim to be able to produce code in a variety of programming languages; but studies examining them for hardware are still lacking. In this work, we thus explore the challenges faced and opportunities presented when leveraging these recent advances in LLMs for hardware design. Given that these `conversational' LLMs perform best when used interactively, we perform a case study where a hardware engineer co-architects a novel 8-bit accumulator-based microprocessor architecture with the LLM according to real-world hardware constraints. We then sent the processor to tapeout in a Skywater 130nm shuttle, meaning that this `Chip-Chat' resulted in what we believe to be the world's first wholly-AI-written HDL for tapeout.

연구 동기 및 목표

• 하드웨어 설계의 초기에 HDL 개발을 돕기 위해 대화형 LLM의 활용을 동기부여한다.
• ChatGPT-4를 Tiny Tapeout와 같은 현실적 제약 하의 엔드투엔드 HDL 설계의 공동 설계자로서의 가능성을 평가한다.
• AI가 작성한 HDL이 8비트 누적기 기반 마이크로프로세서의 테이프아웃에 이르는 사례연구를 시연한다.
• 대화형 LLM을 하드웨어 CAD 워크플로우에 통합하기 위한 실용적 권고사항과 한계를 파악한다.

제안 방법

• 실제 하드웨어 제약 하에서 ChatGPT-4와 함께 8비트 누적기 기반 프로세서를 공동 설계하는 관찰 연구를 수행한다.
• LLM 컨텍스트 윈도우를 관리하고 기본 명세를 유지하기 위해 설계 작업을 대화 스레드로 분할한다.
• 사람의 감독과 표적 프롬프트를 통해 HDL 및 ISA 정의를 반복적으로 디버깅하고 수정한다.
• ASIC Tiny Tapeout을 위한 OpenLane으로 프로세서를 합성하고 FPGA에서 시뮬레이션하여 타이밍 및 전력 추정치를 비교한다.
• 재현성 및 실용성을 평가하기 위해 전체 대화 로그와 산출물을 제공하고 분석한다.

실험 결과

연구 질문

• RQ1 대화형 LLM이 엄격한 하드웨어 제약 하에서 HDL 기반 프로세서를 효과적으로 공동 설계할 수 있는가?
• RQ2 HDL 작성, 검증 및 테이프아웃 워크플로우에서 대화형 AI 보조의 실용적 이점과 한계는 무엇인가?
• RQ3 AI가 생성한 HDL 및 ISA 정의의 품질이 합성 결과 및 포스트-합성 타이밍/전력 추정치에 어떤 영향을 미치는가?
• RQ4 하드웨어 설계에 LLM을 사용할 때 신뢰성과 정확성을 높이는(thread 기반 프롬프트, 재시작 등) 전략은 무엇인가?

주요 결과

• ChatGPT-4는 상대적으로 높은 품질의 Verilog 코드를 생성하고 설계 공간 탐색을 빠르게 돕는다.
• 명세 및 구현 오류를 수정하고 테스트벤치 및 검증 코드를 생성하기 위해 사람의 개입이 필요했다.
• 프로세서는 결국 OpenLane으로 Tiny Tapeout을 통해 합성 및 테이프아웃되었으며, 125 kHz ASIC 클럭 제약 및 특정 전력 추정치를 산출했다.
• 이 사례 연구는 하드웨어 엔지니어링에서 LLM의 설계 보조 도구로서의 가능성을 보여주며, 단독 디자이너가 아닌 협력자로서의 역할을 시사한다.
• CWEAT를 통한 보안 분석에서 Verilog에서 하드웨어 CWE가 발견되지 않았으나, LLM을 사용하는 검증 도구의 한계를 인정한다.