[논문 리뷰] Circuit decompositions and scheduling for neutral atom devices with limited local addressability

Natalia Nottingham, Michael A. Perlin외 5명|arXiv (Cornell University)|2023. 07. 27.

Quantum Computing Algorithms and Architecture인용 수 8

한 줄 요약

이 논문은 제한된 로컬 어드레싱이 가능한 중성 원자 양자 장치에 대한 하드웨어 인식 컴파일러를 도입하고, 현실적인 네이티브 게이트 세트로의 분해와 원자 이동을 이용한 라우팅으로 회로 지속 시간을 대폭 줄이고 신뢰성을 향상시킨다.

ABSTRACT

Despite major ongoing advancements in neutral atom hardware technology, there remains limited work in systems-level software tailored to overcoming the challenges of neutral atom quantum computers. In particular, most current neutral atom architectures do not natively support local addressing of single-qubit rotations about an axis in the xy-plane of the Bloch sphere. Instead, these are executed via global beams applied simultaneously to all qubits. While previous neutral atom experimental work has used straightforward synthesis methods to convert short sequences of operations into this native gate set, these methods cannot be incorporated into a systems-level framework nor applied to entire circuits without imposing impractical amounts of serialization. Without sufficient compiler optimizations, decompositions involving global gates will significantly increase circuit depth, gate count, and accumulation of errors. No prior compiler work has addressed this, and adapting existing compilers to solve this problem is nontrivial. In this paper, we present an optimized compiler pipeline that translates an input circuit from an arbitrary gate set into a realistic neutral atom native gate set containing global gates. We focus on decomposition and scheduling passes that minimize the final circuit's global gate count and total global rotation amount. As we show, these costs contribute the most to the circuit's duration and overall error, relative to costs incurred by other gate types. Compared to the unoptimized version of our compiler pipeline, minimizing global gate costs gives up to 4.77x speedup in circuit duration. Compared to the closest prior existing work, we achieve up to 53.8x speedup. For large circuits, we observe a few orders of magnitude improvement in circuit fidelities.

연구 동기 및 목표

• 제한된 로컬 주소 지정 가능성을 가진 중성 원자 장치에 대한 하드웨어 인식 컴파일의 동기를 제시한다.
• 현실적인 NeutralAtomGateSet으로 고수준 회로를 매핑하는 분해 패스를 개발한다.
• 오버헤드를 줄이고 성능을 향상시키기 위한 대체 라우팅 전략으로 원자 이동에 대해 탐구한다.
• 하드웨어 제약 하에서 분해와 라우팅을 통합하는 전체적 컴파일러 파이프라인을 만든다.
• 다양한 중성 원자 하드웨어 매개변수에 대한 접근법의 적응성을 입증한다.

제안 방법

• 전역 펄스 면적을 최소화하는 축방향(axial) 및 횡방향(transverse) 방법을 사용하여 U3 및 관련 게이트를 NeutralAtomGateSet으로 분해한다.
• 필요한 글로벌 게이트 펄스(GR gates)와 Rz 비용을 줄여 단일 큐비트 게이트 분해를 최적화한다.
• 두 큐비트 게이트 오버헤드와 회로 지속 시간을 줄이기 위해 SWAP 기반 라우팅을 원자 이동 라우팅으로 대체한다.
• 라우팅 효율을 개선하는 동시에 AOD 제약을 보존하는 원자 재배치를 안내하는 이동 그래프를 도입한다.
• 후처리 단계를 제공하여 게이트 수를 추가로 줄이고 회전들을 이후 레이어로 흡수한다.
• 하드웨어 매개변수 모델과 Pauli-노이즈 트래젝터 시뮬레이션을 사용하여 회로 지속 시간과 충실도를 정량화한다.

실험 결과

연구 질문

• RQ1 제한된 로컬 어드레서빌리티 하에서 회로를 neutral-atom native gate set으로 어떻게 분해할 수 있는가?
• RQ2 원자 이동 라우팅이 SWAP 기반 라우팅과 비교했을 때 회로 지속 시간을 얼마나 감소시키고 신뢰도를 향상시킬 수 있는가?
• RQ3 단일 큐비트 게이트의 글로벌 펄스 면적을 최소화하는 어떤 분해 전략들이 있으며, 그것이 실행 시간에 어떤 영향을 미치는가?
• RQ4 하드웨어 수준 매개변수(예: 차단 반경, 이동 제약)가 컴파일러의 성능과 적응성에 어떤 영향을 미치는가?

주요 결과

• 분해 방법은 총 글로벌 게이트 실행 시간을 최대 약 3.5x까지 개선한다.
• 횡방향(Transverse) 분해는 순 net GR 펄스 면적을 |θ|로 줄여 GR 게이트가 비용이 높은 경우 실행 시간을 단축한다.
• 원자 이동 기반 라우팅은 회로 지속시간에서 평균 약 2.5x의 속도 향상을 제공하며, 글로벌 게이트 지속 시간이 지배적일 때는 약 3.5x로 증가한다.
• 결합된 파이프라인은 회로 지속 시간에서 최대 약 10x의 속도향상과 신뢰도에서 약 2배의 향상을 달성한다.
• 평가 결과 컴파일러 전략이 다양한 중성 원자 하드웨어 모델에 적응하는 것으로 나타났다.
• 원자 이동 라우팅은 전통적인 SWAP 기반 방법에 비해 라우팅 오버헤드를 크게 줄인다.